【文章內(nèi)容簡(jiǎn)介】 綜合分析 布局布線 時(shí)序仿真 編程和配置 生成變成文件 建立對(duì)應(yīng)器件鏈接文件 轉(zhuǎn)換變成文件 設(shè)計(jì)輸入 第三章：時(shí)鐘芯片設(shè)計(jì)方案 7 第三章 時(shí)鐘芯片設(shè)計(jì)方案 多功能時(shí)鐘的設(shè)計(jì)指標(biāo) 技術(shù)指標(biāo)： A、具有數(shù)字電子鐘的基本功能：擁有年月日時(shí)分秒顯示，并且月日的顯示要有陰陽(yáng)歷兩種顯示，時(shí)為 12 小時(shí)制顯示； B、支持閏年閏月提醒、傳統(tǒng)節(jié)假日提醒和日程提醒功能； C、支持時(shí)間校對(duì)功能； D、支持鬧鈴功能，且鬧鈴音樂(lè) 1632Kbs 播放。 E、支持背景圖案顯示； F、芯片版圖成正方形，且控制版圖面積為 150um*150um 以內(nèi)。 基于 Modelsim 對(duì)多功能時(shí)鐘芯片的設(shè)計(jì)方案 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語(yǔ)言仿真器。它提供 的調(diào)試環(huán)境是相當(dāng)不錯(cuò)的 ， 是單內(nèi)核 仿真器中 支持 Verilog 和 VHDL 混合仿真的 唯一。 目前 VHDL 語(yǔ)言應(yīng)用于很多領(lǐng)域，幾乎很難找到哪個(gè)領(lǐng)域沒(méi)有 VHDL 的蹤跡。計(jì)算機(jī)的數(shù)據(jù)傳輸以及網(wǎng)絡(luò)通訊，廣泛使用的各種智能 IC 卡，工業(yè)自動(dòng)化過(guò)程中對(duì)實(shí)時(shí)控制盒數(shù)據(jù)的處理，民用高級(jí) 轎車?yán)锏陌踩到y(tǒng)保障，全自動(dòng)洗衣機(jī)的控制、攝影機(jī)，甚至在程控玩具、寵物機(jī)等等，都離不開(kāi) VHDL。 ModelSim 最大的特點(diǎn)是其強(qiáng)大的調(diào)試功能：數(shù)據(jù)流 窗口的先進(jìn)性，能夠 迅速 對(duì) 追蹤到產(chǎn)生 的錯(cuò)誤狀態(tài) 或者 不定 狀態(tài)的原因：性能分析工具 則能夠 幫助 我們對(duì)性能瓶頸做出分析 和 加速仿真；代碼覆蓋率 的檢測(cè)則在一定程度上 確保 了 測(cè)試的完備；多種模式的波形比較功能； Signal Spy 功能 的先進(jìn)性 ， 進(jìn)而能夠 方便 地對(duì) VHDL 和 Verilog 混合設(shè)計(jì)或 VHDL 中的底層信號(hào) 做出訪問(wèn) 。 而基于 Modelsim 和 Design Compiler 的數(shù)字電子鐘 ，其都是 在軟件 上 操作的， 所以成本 很低， 且數(shù)字系統(tǒng)的設(shè)計(jì)采用自頂向下、由粗到細(xì) , 逐步分解的設(shè)計(jì)方法。設(shè)計(jì)如果出現(xiàn)誤差時(shí) ,可以用校時(shí)電路即 set 端口進(jìn)行校正。系統(tǒng)的整體要求是要有最頂層電路 , 而具體的邏輯電路的實(shí)現(xiàn)要具有最下層。自上至下的設(shè)計(jì)方式對(duì)一個(gè)復(fù)雜的系統(tǒng)進(jìn)行不斷地分解，使其變成成若干功能模塊 , 最后對(duì)其做出設(shè)計(jì)描述 , 并使完成的各個(gè)功能模塊和的邏輯綜合與優(yōu)化在 modelsim 軟件平臺(tái)上自動(dòng)完成。數(shù)字電子鐘是由計(jì)數(shù)器、比較器、計(jì)數(shù)器、校時(shí)電路和 存儲(chǔ)器 組成。計(jì)數(shù)器連續(xù)穩(wěn)定的計(jì)數(shù) ,作為數(shù)字鐘的時(shí)間基準(zhǔn)。月計(jì)數(shù)器滿 12后向年計(jì)數(shù)器進(jìn)位 ,日計(jì)數(shù)器滿 30 后向月計(jì)數(shù)器進(jìn)位 ,小時(shí)計(jì)數(shù)器滿 12 向日計(jì)數(shù)器進(jìn)位。而 存儲(chǔ)器可以用來(lái)儲(chǔ)存音樂(lè)以及圖片。 設(shè)計(jì)出現(xiàn)誤差時(shí) ,可第三章：時(shí)鐘芯片設(shè)計(jì)方案 8 以用校時(shí)電路即 set 端口進(jìn)行校正。 圖 31 整體設(shè)計(jì)思路 熟悉 Modelsim 和 Design Compiler 軟件 分析整體功能及要求 分析設(shè)計(jì)各部分模塊 編輯各個(gè)程序模塊 仿真出波形圖輸出網(wǎng)表電路 綜合各模塊完成整體程序 根據(jù)最終網(wǎng)表電路繪制電子鐘芯片版圖 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 9 第四章 時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 設(shè)計(jì)原理 本次電子鐘的設(shè)計(jì)是實(shí)現(xiàn)顯示陰陽(yáng)歷年月日時(shí)分秒的功能，支持閏年閏月提醒、傳統(tǒng)節(jié)假日提醒和日程提醒功能，且能隨時(shí)進(jìn)行時(shí)間校對(duì) 和支持鬧鈴功能，支持背景圖案顯示。可以設(shè)置一個(gè)基本的輸入時(shí)鐘 clk 作為激勵(lì)來(lái)觸發(fā)小時(shí)進(jìn)行計(jì)數(shù)，再設(shè)置內(nèi)部時(shí)鐘，來(lái)觸發(fā)日、月、年的計(jì)數(shù)。設(shè)置一個(gè)校對(duì)時(shí)間的信號(hào) jiaodui,當(dāng) jiaodui 為高電平的時(shí)候允許時(shí)間校對(duì)，當(dāng) jiaodui 為低電平的時(shí)候繼續(xù)計(jì)數(shù)。設(shè)置一個(gè)預(yù)置鬧鈴信號(hào) timing， timing 為高電平的時(shí)候設(shè)置的時(shí)鐘鬧鈴有效，當(dāng)鬧鈴時(shí)間到則鬧鈴信號(hào) naoling 輸出高電平，直到 timing 為低電平的時(shí)候 naoling 恢復(fù)低電平（即鬧鐘響后，要按下開(kāi)關(guān)鬧鐘才會(huì)停止）。閏年提醒信號(hào) run，就是當(dāng)年份是閏 年時(shí)， run 的輸出為一個(gè)高電平。中國(guó)傳統(tǒng)節(jié)日的提醒信號(hào) jieri,即當(dāng)為中國(guó)的傳統(tǒng)節(jié)日的時(shí)候 jieri會(huì)輸出高電平。 在設(shè)計(jì)年月日時(shí)（ year， month， day， hour， minute， second）的模塊是都加進(jìn)以時(shí)鐘信號(hào) clk為敏感信號(hào)。判斷是否符合預(yù)置校對(duì)時(shí)間信號(hào) jiaodui 為高電平。若符合則分別在年月日時(shí)（ year2， month2， day2， hour2， minute2， second2）模塊加進(jìn)預(yù)置的校對(duì)年月日時(shí)。再獨(dú)立設(shè)置一個(gè)鬧鐘進(jìn)程，當(dāng)鬧鐘允許信號(hào) timing 有效時(shí)，比較當(dāng)前的時(shí)間（ year， month， day， hour， minute， second）是否與鬧鈴時(shí)間（ year1， month1，day1， hour1， minute1， second1）相等，若相等則 rco 信號(hào)輸出高電平直到允許信號(hào)timing 關(guān)閉。設(shè)置一個(gè)閏年提醒進(jìn)程以當(dāng)前年份（ year）為敏感信號(hào)，當(dāng)年份為閏年的時(shí)候閏年信號(hào) run輸出為高電平，平年的時(shí)候?yàn)榈碗娖?。設(shè)置一個(gè)節(jié)日提醒進(jìn)程以當(dāng)前月份（ month）和當(dāng)前日（ day）為敏感信號(hào)，時(shí)刻把當(dāng)前的月日與事先設(shè)置好的節(jié)日做比較，當(dāng)滿足相等的時(shí)候 jieri 信號(hào)輸出高電平。 首先設(shè)計(jì)秒模塊 ，秒模塊里有一個(gè)周期為 1s 的時(shí)鐘 clk，每個(gè)上升沿到來(lái)秒鐘數(shù)自動(dòng)加 1，當(dāng)秒鐘為 59 并且有上升沿到來(lái)時(shí)，輸出信號(hào) c0 從低電平跳變?yōu)楦唠娖剑?c0 就作為分鐘模塊的脈沖，當(dāng)分鐘為 59并且有上升沿到來(lái)時(shí)，輸出信號(hào) c1 從低電平跳變?yōu)楦唠娖?；后面時(shí)鐘模塊，日模塊，月模塊以此類推。 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 10 圖 41 設(shè)計(jì)原理 圖 基本顯示功能 秒鐘模塊 代碼： u1: process(clk,q) begin if(clk39。event and clk=39。139。) then if q=59 then q=0 。 c0=39。139。 else q = q+1。c0=39。039。 end if。 end if。 end PROCESS。 q0=q。 end。 代碼解釋：當(dāng)時(shí)鐘 clk變化時(shí)運(yùn)行此模塊進(jìn)程，當(dāng) q0計(jì)數(shù)到 59的時(shí)候則 q0 賦值為 1 繼續(xù)計(jì)數(shù)從而構(gòu)成一個(gè) 60進(jìn)制的計(jì)數(shù)器。而每當(dāng) q0 為 59，期間 c0（計(jì)數(shù)分的時(shí)鐘）為高電平，否則為低電平。由圖片可以看出，這是一個(gè)初值為 51s 的秒模塊，當(dāng)時(shí)間為 59s 并且上升沿到來(lái)時(shí)自動(dòng)跳轉(zhuǎn)為 0，并且計(jì)數(shù)分的時(shí)鐘 c0 跳變?yōu)楦唠娖健? 基礎(chǔ)模塊 電子鐘開(kāi)始工作 按判斷鍵 復(fù)位鍵 自動(dòng)校對(duì)時(shí)間 開(kāi)啟鬧鐘 時(shí)間到鬧鈴響 開(kāi)啟日程提醒 時(shí)間到日程提醒 傳統(tǒng)節(jié)假日提醒 閏年閏月提醒 電子鐘繼續(xù)工作 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 11 圖 42（ a） 秒鐘模塊仿真圖 圖 42(b) 秒鐘模塊仿真圖 由波形可見(jiàn)這是一個(gè) 059的 60進(jìn)制計(jì)數(shù)器。 圖 43 秒鐘模塊網(wǎng)表電路 當(dāng)時(shí)間從 59s到 0s跳轉(zhuǎn)時(shí)， c0自動(dòng)跳變?yōu)?1，此時(shí) c0 為分鐘脈沖 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 12 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語(yǔ)言描述的電路轉(zhuǎn)換為工藝庫(kù)器件從而生成了秒模塊網(wǎng)表電路。 分鐘模塊 代碼： u2: process(c0,q) begin if(c039。event and c0=39。139。) then if q=59 then q=1 。 c1=39。139。 else q = q+1。c1=39。039。 end if。 end if。 end PROCESS。 q1=q。 end。 代碼解釋：秒鐘模塊輸出的 c0作為分鐘模塊的脈沖，脈沖 c0 變化時(shí)運(yùn)行此模塊進(jìn)程，當(dāng) q1 計(jì)數(shù)到 59 的時(shí)候則 q1 賦值為 1 繼續(xù)計(jì)數(shù)從而構(gòu)成一個(gè) 60進(jìn)制的計(jì)數(shù)器。而每當(dāng)q0為 59，期間 c1（計(jì)數(shù)時(shí)的時(shí)鐘）為高電平，否則為低電平。由圖片可以看出，這是一個(gè)初值為 47m 的分模塊，當(dāng)時(shí)間為 59m并且上升沿到來(lái)時(shí)自動(dòng)跳轉(zhuǎn)為 0，并且計(jì)數(shù)時(shí)的時(shí)鐘 c1 跳變?yōu)楦唠娖健? 圖 44(a) 分鐘模塊仿真圖 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 13 圖 44(b)分鐘模塊仿真圖 由波形可見(jiàn)這是一個(gè) 059的 60進(jìn)制計(jì)數(shù)器。 圖 45 分鐘模網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語(yǔ)言描述的電路轉(zhuǎn)換為工藝庫(kù)器件從而生成了分模塊網(wǎng)表電路。 時(shí)鐘模塊 代碼： u3: begin process(c1,q) begin if(c139。event and c1=39。139。) then if q=11 then q=0 。 c22=c22+1。 If(c22%2=0) then c2=39。139。 else q = q+1。c2=39。039。 end if。 當(dāng)時(shí)間從 59 到 0 跳轉(zhuǎn)時(shí)， c1 自動(dòng)跳變?yōu)?1，此時(shí) c1 為時(shí)鐘脈沖 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 14 end if。 end PROCESS。 q2=q。 end。 代碼解釋：分鐘模塊輸出的 c1 作為時(shí)鐘模塊的脈沖，當(dāng)時(shí)鐘 c1 變化時(shí)運(yùn)行此模塊進(jìn)程，當(dāng) q2 計(jì)數(shù)到 11 的時(shí)候 則 q2 賦值為 1 繼續(xù)計(jì)數(shù)從而構(gòu)成一個(gè) 12進(jìn)制的計(jì)數(shù)器。而每當(dāng)q0為 11，期間 c2（計(jì)數(shù)日的時(shí)鐘）為高電平，否則為低電平。由圖片可以看出，這是一個(gè)初值為 6的時(shí)模塊，當(dāng)時(shí)間為 12h 并且上升沿到來(lái)時(shí)自動(dòng)跳轉(zhuǎn)為 1，并且計(jì)數(shù)日的時(shí)鐘 c2跳變?yōu)楦唠娖健? 圖 46(a) 時(shí)鐘模塊仿真圖 圖 46(b) 時(shí)鐘模塊仿真圖 由波形可見(jiàn)這是一個(gè) 112的 12進(jìn)制計(jì)數(shù)器。 當(dāng)時(shí)鐘從 12到 1跳轉(zhuǎn)時(shí)，c2 自動(dòng)跳變?yōu)?1，此時(shí) c2為日期的半個(gè)脈沖 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 15 圖 47 時(shí)鐘模塊網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語(yǔ)言描 述的電路轉(zhuǎn)換為工藝庫(kù)器件從而生成了時(shí)模塊網(wǎng)表電路。 日模塊 代碼： u4: process(c2,q) begin