移位寄存器的設(shè)計與實現(xiàn)畢業(yè)論文(編輯修改稿)
2024-07-25 06:02 本頁面
【文章內(nèi)容簡介】 end loop。 end if。 end process。 d_out=q。end a。4 系統(tǒng)仿真雙向移位寄存器的仿真圖。圖 雙向移位寄存器仿真圖對其仿真圖進行仿真分析：dir為一個控制信號，clk為時鐘控制信號，din為輸入信號，表示要存入的數(shù)據(jù)，op_r表示右移（從高位到低位）后得到的結(jié)果，op_l表示左移（從低位到高位）后得到的結(jié)果。如圖所示：當dir為0時，op_r輸出的是右移的結(jié)果，遇到一個clk的下降沿時，輸入數(shù)據(jù)右移一位。op_l輸出的是左移的結(jié)果，遇到一個clk的下降沿時，輸入數(shù)據(jù)左移一位。當dir為1時，op_r與op_l與上述相反。（SISO）移位寄存器仿真圖分析串入串出（SISO）移位寄存器的仿真圖。（SISO）移位寄存器的仿真圖對其仿真圖進行仿真分析：clk為時鐘控制信號，data_in為輸入信號，表示要存入的數(shù)據(jù)。data_out為輸出信號，表示輸出的數(shù)據(jù)。如圖所示：當data_in串行輸入數(shù)據(jù)時，遇到一個時鐘信號clk,輸入數(shù)據(jù)向右移位，并串行輸出數(shù)據(jù)。（SIPO）移位寄存器仿真圖分析串入并出（SIPO）移位寄存器的仿真圖。 串入并出（SIPO）移位寄存器仿真圖對其仿真圖進行仿真分析：clk為時鐘控制信號，d_in為串行輸入信號，d_out為四位并行輸出信號，串行輸入信號四位為一組，該信號一位一位的按順序存入寄存器。如圖所示：當串行輸入四位數(shù)據(jù)時，輸出一次性并行輸出。結(jié)束語經(jīng)過了兩周的學習和工作，我終于完成了移位寄存器的設(shè)計和實現(xiàn)及相關(guān)論文。從開始接到課程設(shè)計題目到系統(tǒng)的實現(xiàn)，再到論文文章的完成，每走一步對我來說都是新的嘗試與挑戰(zhàn)，這也是我在大學期間獨立完成的一項比較大的項目。在這段時間里，我學到了很多知識也有很多感受，從課程設(shè)計，EDA，VHDL等相關(guān)知識很不了解的狀態(tài)，我開始了獨立的學習和試驗，查看相關(guān)的資料和書籍，讓自己頭腦中模糊的概念逐漸清晰，使自己非常稚嫩作品一步步完善起來，每一次改進都是我學習的收獲，每一次試驗的成功都會讓我興奮好一段時間。 雖然我的論文作品不是很成熟，還有很多不足之處，但我可以自豪的說，這里面的每一段代碼，都有我的勞動。當看著自己的程序，自己成天相伴的系統(tǒng)能夠健康的運行，真是莫大的幸福和欣慰。我相信其中的酸甜苦辣最終都會化為甜美的甘泉。 這次做論文的經(jīng)歷也會使我受益匪淺，我感受到做論文是要真真正正用心去做的一件事情，是真正的自己學習的過程和研究的過程，沒有學習就不可能有研究的能力，沒有自己的研究，就不會有所突破，那也就不叫論文了。希望這次的經(jīng)歷能讓我在以后學習中激勵我繼續(xù)進步。致 謝本設(shè)計在肖曉麗老師的悉心指導(dǎo)和嚴格要求下業(yè)已完成，從課題選擇、方案論證到具體設(shè)計和調(diào)試，無不凝聚著肖老師的心血和汗水，由于肖老師是我們操作系統(tǒng)的老師，大家都認識，所以在課程設(shè)計過程中始終感受著陽老師的精心指導(dǎo)和無私的關(guān)懷，我受益匪淺。在此向肖曉麗老師表示深深的感謝和崇高的敬意。 不積跬步何以至千里，本設(shè)計能夠順利的完成，也歸功于肖老師的認真負責，使我能夠很好的掌握和運用專業(yè)知識，并在設(shè)計中得以體現(xiàn)。正是有了她的悉心幫助和支持，才使我的課程設(shè)計工作順利完成。參考文獻 [1][M].成都:電子科技大學出版社,2000[2] 侯伯亨,:西安電子科技大出版社,2003[3] :機械工業(yè)出版社,2005 [4] :機械工業(yè)出版社,2006附錄程序名:library ieee。use 。use 。use 。entity tdirreg is port (clk: in std_logic。 din: in std_logic。 dir : in std_logic。 op_l: out std_logic。 op_r: out std_logic)。end tdirreg。architecture a of tdirreg is signal q: std_logic_vector(7 downto 0)。begin process(clk) begin if clk39。event and clk= 39。139。then if dir = 39。039。 then q(0) = din。 for i in 1 to 7 loop q(i) = q(i1)。 end loop 。 else q(7) = din。 for i in 7 downto 1 loop q(i1) =q(i)。 end loop 。 end if。 end if。 end process 。 op_l = q(7)。 op_r = q(0)。end a。程序名：library ieee。use 。entity siso is port(data_in : in std_logic。 clk : in std_logic。 data_out : out std_logic)。
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