【文章內(nèi)容簡介】 對兩個定時器/計數(shù)器都是一樣的，方式3對兩者時不同的，這一點在設(shè)計時要注意。特殊功能寄存器TMOD(定時器/計數(shù)器方式控制寄存器)用于控制定時器/計數(shù)器的工作模式和過方式。另一個特殊功能寄存器TCON(定時器/計數(shù)器控制寄存器)用于T0和T1的啟動和停止計數(shù)，同時還包含了T0和T1的狀態(tài)。有關(guān)定時器/計數(shù)器的各個工作方式將在具體設(shè)計中詳細敘述。5．串行口MCS－51系列單片機內(nèi)部有一個功能很強的全雙工的串行口，該串行口有四種工作方式，波特率可以由軟件設(shè)置，由片內(nèi)的定時器/計數(shù)器產(chǎn)生。串行口有兩個物理上獨立地接收、發(fā)送緩沖器SBUF，可以同時發(fā)送、接收數(shù)據(jù)，發(fā)送緩沖器只能寫入不能讀出，接收緩沖器只能讀出不能寫入，兩個緩沖器公用一個字節(jié)地址(99H)。串行口的接收、發(fā)送數(shù)據(jù)均可觸發(fā)中斷系統(tǒng)。同時，還有兩個控制寄存器來控制MCS－51單片機地串行口，它們是特殊功能寄存器SCON和PCON。6．并行口MCS－51單片機共有4個8位的I/O口（P0、PP2和P3），每一條I/O線都能獨立地用作輸入或輸出。P0口為三態(tài)雙向口，能帶8個TTL門電路，PP2和P3口為準(zhǔn)雙向口，負載能力為4個TTL門電路。7．中斷控制系統(tǒng)MCS－51單片機的中斷功能較強，以滿足控制應(yīng)用的需要。8051共有5個中斷源，即外中斷2個，定時/計數(shù)中斷2個，串行中斷1個。所有中斷分為高級和低級兩個中斷優(yōu)先級。8．時鐘電路MCS－51芯片內(nèi)部有時鐘電路，但晶體振蕩器和微調(diào)電容必須外接。時鐘電路為單片機產(chǎn)生時鐘脈沖序列，～12MHz，典型取值為6MHZ。9．總線以上所有組成部分都是通過總線連接起來，從而構(gòu)成一個完整的單片機。系統(tǒng)的地址信號、數(shù)據(jù)信號和控制信號都是通過總線傳送的，總線結(jié)構(gòu)減少了單片機的連線和引腳，提高了集成度和可靠性。 MCS51單片機的指令系統(tǒng)的實現(xiàn)原理MCS－51系列單片機的指令系統(tǒng)采用匯編語言，它的指令系統(tǒng)是一種簡明高效的指令系統(tǒng)，由42種助記符和7種尋址方式組合而成。其基本指令共有111條，其中單字節(jié)指令49條，雙字節(jié)指令45條，三字節(jié)指令17條。如果按功能可以講這些指令分為五類:數(shù)據(jù)傳送類(29條)、算術(shù)操作類(24條)、邏輯操作類(24條)、控制轉(zhuǎn)移類(17條)以及位變量操作類(17條)。對于反向設(shè)計而言，我們關(guān)心的不是它的各種具體指令的多少而是指令的尋址方式。所謂的尋址方式就是尋找確定參與操作的數(shù)的真正地址。MCS－51系列單片機的111條指令一共只采用了7種尋址方式。它們分別為：立即尋址、直接尋找、寄存器尋址、寄存器間接尋址、變址尋址、相對尋址、位尋址。第三章 ALU的原理分析與實現(xiàn)工具 ALU的原理分析8051單片機的ALU是一個性能極強的運算器，它的功能為：（1）加、減、乘、除四則運算。（2）與、或、非、異或等邏輯運算。（3）數(shù)據(jù)傳送、移位、判斷和程序轉(zhuǎn)移等功能。8051單片機的ALU為用戶提供了豐富的指令系統(tǒng)和極快的指令執(zhí)行速度，大部分指令的執(zhí)行時間為1μs，乘法指令可達4μs。8051時鐘頻率可達12MHZ。 用FPGA實現(xiàn)ALU的設(shè)計在現(xiàn)代電子系統(tǒng)中，數(shù)字系統(tǒng)所占的比例越來越大?，F(xiàn)代電子系統(tǒng)發(fā)展的趨勢是數(shù)字化和集成化，CPLD/FPGA作為可編程ASIC器件，在數(shù)字系統(tǒng)設(shè)計中發(fā)揮著重要的作用。與傳統(tǒng)的可編程器件相比，F(xiàn)PGA采用了類似門陣列的通用結(jié)構(gòu)，規(guī)模可以做的較大，可實現(xiàn)的功能更強，設(shè)計的靈活性更大。且FPGA的容量越來越大，它所提供的門數(shù)從幾百門到上百萬門，可以滿足不同的需要。因此用FPGA來實現(xiàn)ALU的功能不會受到FPGA門數(shù)的限制。用FPGA實現(xiàn)的ALU有很多優(yōu)點：(1)編程方式簡便先進。(2)高速：FPGA的時鐘延遲可達納秒級，結(jié)合其并行工作方式在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。(3)高可靠性：表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中從而大大縮小了體積易于管理和屏蔽。(4)開發(fā)工具和設(shè)計語言標(biāo)準(zhǔn)化開發(fā)周期短。(5)功能強大應(yīng)用廣闊的 FPGA可供選擇范圍很大，可根據(jù)不同的應(yīng)用選用不同容量的芯片。利用它們可實現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)的設(shè)計。(6)易學(xué)易用開發(fā)便捷：FPGA應(yīng)用的學(xué)習(xí)不需太多的預(yù)備知識，只要具有通常的數(shù)字電路和計算機編程基礎(chǔ)知識，就足以在短期內(nèi)掌握基本的設(shè)計方法和開發(fā)技巧。 ALU的實現(xiàn)工具VHDL語言VHDL語言的英文全名是Very High Speed Integrated Circuit Hardware Description Language即超高速集成電路硬件描述語言，是一種用于設(shè)計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)合和連接形式。與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計。VHDL的優(yōu)點：(1)語言標(biāo)準(zhǔn)、規(guī)范、描述能力強。 (2)可讀性好，易于共享和復(fù)用。 (3)支持數(shù)字電路的開發(fā)環(huán)境，設(shè)計技術(shù)齊全、方法靈活。 (4)可以與工藝無關(guān)編程。 (5)支持層次化(框圖)、出錯處理和驗證。 第四章 MCS51單片機的算術(shù)模塊設(shè)計算術(shù)運算模塊的功能是按照控制單元給出的指令，對來自數(shù)據(jù)存儲器、程序存儲器、累加器A以及程序狀態(tài)字的相關(guān)位的數(shù)據(jù)，進行相關(guān)的算術(shù)和邏輯運算。本模塊只進行字節(jié)運算，而不象原始的MCS－51那樣，在ALU中還可以進行位運算(4位運算將直接在控制器中處理)。這個模塊將用純組合邏輯電路來實現(xiàn)。ALU模塊的實體結(jié)構(gòu)如圖4－1所示。圖41 ALU模塊實體圖ALU由6個模塊組成：分別是譯碼與控制分配模塊alumux、邏輯運算模塊alucore、加減模塊addsub、乘法模塊mul、除法模塊div和二十進制調(diào)整模塊adjust。ALUALUMUXALUCOREADDSUBCORMULTIPLCDIVIDERADJUSTADDSUBCYADDSUBOVCY圖42是ALU模塊設(shè)計層次圖 加/減法器設(shè)計addsub加減法模塊主要用來實現(xiàn)alu模塊算術(shù)運算中的加減法運算，由于減法運算實現(xiàn)也可以轉(zhuǎn)化成加法運算，因此addsub模塊的實現(xiàn)實質(zhì)就是加法器的設(shè)計，實現(xiàn)后的實體圖如圖43所示。其中輸入端口18個，兩個8位的操作數(shù)端口opa_i和opb_i，用于存放加數(shù)和被加數(shù)；一個狀態(tài)位cy_i，即低位的進位輸入；另一個輸入端為加減法選擇信號addsub_i，高電平時為加法操作，低電平時為減法操作。輸出端口11個，包括8位的運算結(jié)果輸出端口rslt_o，兩位的進位狀態(tài)標(biāo)志位cy_o和一位溢出狀態(tài)標(biāo)志位ov_o。設(shè)計采用組合邏輯設(shè)計方法，所以對于設(shè)計的關(guān)鍵部分，并行進位的產(chǎn)生相應(yīng)的有一定的要求，即VHDL語言中的進位信號的表示應(yīng)使用變量(variable)，而不能使用信號量(signal)。因此在VHDL語言中，可直接按照公式的要求進行編寫代碼，其結(jié)果將由信號rslt_o代出addsub模塊，返回到alumux中。 圖43 加/法器實體圖 加減法器模塊設(shè)計的VHDL程序如下：library ieee。use 。entity addsub isport(opa_i:in std_logic_vector(7 downto 0)。opb_i:in std_logic_vector(7 downto 0)。cy_i:in std_logic。addsub_i:in std_logic。ov_o:out std_logic。rslt_o:out std_logic_vector(7 downto 0)。cy_o:out std_logic_vector(1 downto 0))。end addsub。architecture rtl of addsub isbegin process(opa_i,opb_i,cy_i,addsub_i)variable s_c:std_logic_vector(7 downto 0)。variable p:std_logic_vector(8 downto 1)。variable g:std_logic_vector(8 downto 1)。variable c:std_logic_vector(8 downto 0)。beginif addsub_i=39。139。thenadderp:=opa_i xor opb_i。g:=opa_i and opb_i。c(0):=cy_i。c(1):=g(1)or(p(1)and c(0))。c(2):=g(2)or(p(2)and g(1))or(p(2)and p(1)and c(0))。c(3):=g(3)or(p(3)and g(2))or(p(3)and p(2)and g(1))or(p(3)and p(2)and p(1)and c(0))。c(4):=g(4)or(p(4)and g(3))or(p(4)and p(3)and g(2))or(p(4)and p(3)and p(2)and g(1))or(p(4)and p(3)and p(2)and p(1)and c(0))。c(5):=g(5)or(p(5)and g(4))or(p(5)and p(4)and g(3))or(p(5)and p(4)and p(3)and g(2))or(p(5)and p(4)and p(3)and p(2)and g(1))or(p(5)and p(4)and p(3)and p(2)and p(1)and c(0))。c(6):=g(6)or(p(6)and g(5))or(p(6)and p(5)and g(4))or(p(6)and p(5)and p(4)and g(3))or(p(6)and p(5)and p(4)and p(3)and g(2))or(p(6)and p(5)and p(4)and p(3)and p(2)and g(1))or(p(6)and p(5)and p(4)an