【文章內(nèi)容簡(jiǎn)介】 其意義，目前要完成超過 100 萬(wàn)個(gè)邏輯門的 ASIC 器件的 NRE 設(shè)計(jì)成本相當(dāng)昂貴。如果采用專用標(biāo)準(zhǔn)器件 ASSP產(chǎn)品，雖然設(shè)計(jì)制作成本低，卻缺乏必要的知識(shí)產(chǎn)權(quán)保護(hù)和特定應(yīng)用的限制。采用 FPGA 器件正是回避了 ASIC 和 ASSP 這兩者不可更改性的主要缺陷，并針對(duì)工程設(shè)計(jì)的可重構(gòu)性和 IP 資源的可重用性而使得系統(tǒng)設(shè)計(jì)師通過選擇 FPGA 達(dá)到降低系統(tǒng)研發(fā)成本和延長(zhǎng)產(chǎn)品的生存壽命的目的。本章將著重闡述 FPGA 和NiosⅡ 軟核 CPU 的特點(diǎn)及相關(guān)的可重用設(shè)計(jì)方法。 FPGA 的設(shè)計(jì)方法及可重用技術(shù) FPGA 技術(shù)FPGA 是在 PAL，GAL，EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)量有限的缺點(diǎn) [17]。FPGA 采用了邏輯單元陣列 LCA ( Logic Cell Array )，內(nèi)部包括可配置邏輯模塊 CLB ( Configurable Logic Block )、輸出輸入模塊 IOB( Input Output Block )和內(nèi)部連線( Interconnect )三個(gè)部分。FPGA 的基本特點(diǎn)主要有：? 采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合適芯片。? FPGA 可以作為其它全定制或半定制 ASIC 電路的樣片。? FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳。? FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之 一。? FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、TTL 電平兼容。FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。? 豐富的片上可編程邏輯資源。目前 FPGA 的品種很多，有 XILINX 的 XC系列、TI 公司的 TPC 系列、ALTERA 公司的 Cyclone 系列等。ALTERA 公司于 2022 年提出了一種靈活、高效的 SoC 解決方案——SoPC。并且推出了一系列支持這種技術(shù)的芯片，包括 APEX20K/20KE，Stratix, StratixⅡ ，Cyclone 及 CycloneⅡ等系列。FPGA 實(shí)際上是由一系列邏輯單元的陣列構(gòu)成，而每個(gè)邏輯單元均含有一個(gè)四輸入函數(shù)發(fā)生器、一個(gè)進(jìn)位邏輯和一個(gè)存儲(chǔ)單元（觸發(fā)器） 。這些陣列單元通過可編程連線陣列可實(shí)現(xiàn)邏輯單元之間的互連，也可實(shí)現(xiàn)和可編程 I/O 單元的互聯(lián)。如果說(shuō)半定制門陣列是由晶體管陣列所組成，F(xiàn)PGA 就可稱為由邏輯單元的陣列組成。在門陣列設(shè)計(jì)中，布線是專門設(shè)計(jì)且不可編程，而 FPGA 的布線資源卻由密度的可編程開關(guān)來(lái)實(shí)現(xiàn)相互間的連接，且這些布線資源又可實(shí)現(xiàn)邏輯單元與邏輯單元、邏輯單元與 I/O 單元之間的可編程連接?？偟膩?lái)說(shuō)，F(xiàn)PGA 的邏輯單元從功能上說(shuō)不算復(fù)雜，但它卻可由各邏輯單元的級(jí)聯(lián)組合來(lái)創(chuàng)建很大的函數(shù)功能。FPGA 具有用戶可編程特性的邏輯功能塊排成陣列位于芯片的內(nèi)部，在芯片四周有可編程的 I/O，連接功能塊和 I/O 的可編程互連線均勻分布于陣列的行與列之間。按照其編程的方式和功能塊的結(jié)構(gòu)可以分為 SRAM 查找表型和反熔絲多路開關(guān)型兩大類。前者常以四輸入的 SRAM 查找表和一個(gè)觸發(fā)器構(gòu)成可編程邏輯功能塊，以 SRAM 實(shí)現(xiàn)功能的配置，因此配置在掉電后丟失，所以要求每次上電進(jìn)行配置，但可以實(shí)現(xiàn)系統(tǒng)內(nèi)可再編程、系統(tǒng)運(yùn)行器件再編程、網(wǎng)絡(luò)上遠(yuǎn)程配置等特性；后者常以多路轉(zhuǎn)換器構(gòu)成可編程邏輯功能塊，以反熔絲元件作為編程器件，因此為一次編程，不可再編程。為實(shí)現(xiàn)片上系統(tǒng)(SoC)的要求，各大 FPGA 廠商分別推出了新一代的可以實(shí)現(xiàn)系統(tǒng)級(jí)設(shè)計(jì)的 FPGA。新一代 FPGA 可以解決一些過去要用各種不同專用器件才能對(duì)付的問題，如鎖相環(huán)、SRAM 和電壓轉(zhuǎn)換緩沖器等，其結(jié)構(gòu)從系統(tǒng)集成、系統(tǒng)存儲(chǔ)、系統(tǒng)時(shí)鐘和系統(tǒng)接口等方面滿足片上系統(tǒng)的要求。系統(tǒng)集成新一代 FPGA 結(jié)構(gòu)中，將邏輯單元連同其通用布線資源組合形成一定的可配置邏輯塊或邏輯陣列，通過這樣的可配置邏輯塊中的四輸入查找表的級(jí)聯(lián)，可以實(shí)現(xiàn)多個(gè)輸入的函數(shù)和多路轉(zhuǎn)換器，以完成復(fù)雜的邏輯功能。對(duì)于高密度的設(shè)計(jì)，在典型的 FPGA 結(jié)構(gòu)中，長(zhǎng)延時(shí)互連問題很大。但現(xiàn)在某些新的器件是以大量路由資源提供快速的互聯(lián)和可預(yù)知的延時(shí)性能，圍繞著可編程 I/O 模塊的可配置邏輯功能塊陣列，全部互連于一個(gè)高效的分段路由結(jié)構(gòu)，由于芯片內(nèi)核向量式互連，所以器件性能可以前后一致，而且不論內(nèi)核體積大小或數(shù)目多少，器件性能都不會(huì)因內(nèi)核以外有外設(shè)改動(dòng)而受到影響。這些結(jié)構(gòu)上的新特性都為單片上集成系統(tǒng)提供了方便的條件。系統(tǒng)存儲(chǔ)系統(tǒng)級(jí)設(shè)計(jì)要求 FPGA 不僅具有可編程的邏輯功能塊、I/O 功能塊和互連布線資源，還必須提供第四種可編程資源，即片內(nèi) RAM。SRAM 查找表結(jié)構(gòu)的FPGA 可以實(shí)現(xiàn)片內(nèi)分布式 RAM。進(jìn)入深亞微米工藝，芯片尺寸己從邏輯限制變9 / 62為焊盤限制，因此芯片內(nèi)核由空間實(shí)現(xiàn)片內(nèi)塊式 RAM。此外，把延時(shí)鎖定環(huán)和I/O 功能塊結(jié)合起來(lái)，便可以為任意數(shù)量的芯片外存儲(chǔ)器提供 200MHz 的存取速度。系統(tǒng)時(shí)鐘對(duì)于高密度的器件，時(shí)鐘分配是一個(gè)大問題。在系統(tǒng)級(jí)設(shè)計(jì)中，時(shí)鐘脈沖相位差過大，就會(huì)限制系統(tǒng)的性能，在每一個(gè)時(shí)鐘周期內(nèi)失去寶貴的若干納秒。新一代 FPGA 器件中有獨(dú)立的延時(shí)鎖相環(huán)，允許內(nèi)、外時(shí)鐘進(jìn)行同步來(lái)解決這個(gè)問題和消除系統(tǒng)時(shí)鐘脈沖相位差，可以達(dá)到橫跨整個(gè)器件的時(shí)鐘到輸出的延時(shí)小于4ns。實(shí)現(xiàn)對(duì)時(shí)鐘信號(hào)的倍頻和分頻，以及 0176。、9 176。、180176。、270176。的相位移，芯片到芯片之間的通信達(dá)到 200MHz，100%地提高系統(tǒng)的性能。延時(shí)鎖相環(huán)是FPGA 內(nèi)第一次完全由數(shù)字方式實(shí)現(xiàn)的鎖相環(huán)。利用可編程延時(shí)線和控制邏輯一起來(lái)選擇延時(shí)以匹配時(shí)鐘信號(hào)的分配。數(shù)字時(shí)延時(shí)，鎖相環(huán)是無(wú)條件穩(wěn)定的，并且不累加相位誤差。系統(tǒng)接口在深亞微米時(shí)代進(jìn)行高性能的系統(tǒng)級(jí)設(shè)計(jì)時(shí)，設(shè)計(jì)者期望有不同的 I/O 標(biāo)準(zhǔn)，允許與各種類型的器件連接實(shí)現(xiàn)應(yīng)用。如處理器、存儲(chǔ)器、專用標(biāo)準(zhǔn)總線和混合信號(hào)的接口，能提供工業(yè)標(biāo)準(zhǔn)、IEEE/JDEC I/O 標(biāo)準(zhǔn)等。新型系列器件分別采用不同的技術(shù)，使 I/O 標(biāo)準(zhǔn)可以與不同的器件連接使用。 FPGA 設(shè)計(jì)方法 可編程邏輯器件的設(shè)計(jì)是指利用開發(fā)軟件和編程工具對(duì)可編程器件進(jìn)行開發(fā)的過程 [17]。一個(gè)完整的 FPGA 設(shè)計(jì)流程包括電路設(shè)計(jì)與輸入、設(shè)計(jì)驗(yàn)證 (功能仿真、綜合、綜合后仿真) 和設(shè)計(jì)實(shí)現(xiàn) (布局布線、布線后仿真、下板調(diào)試) 三個(gè)部分，其完整的設(shè)計(jì)流程如圖 所示。設(shè)計(jì)輸入電路設(shè)計(jì)與輸入是根據(jù)工程師的設(shè)計(jì)方法將所設(shè)計(jì)的功能描述給 EDA 軟件。常用的設(shè)計(jì)輸入方法有原理圖設(shè)計(jì)和硬件描述語(yǔ)言( HDL ) 輸入方法。波形輸入和狀態(tài)機(jī)輸入方法是兩種常用的輔助設(shè)計(jì)輸入方法。原理圖輸入方法早期應(yīng)用得比較廣泛，它根據(jù)設(shè)計(jì)要求，選用器件、繪制原理圖、完成輸入過程。這種方法的優(yōu)點(diǎn)是：直觀、便于理解、元件庫(kù)資源豐富。但在大型設(shè)計(jì)中，這種方法的可維護(hù)性差，不利于模塊建設(shè)與重用。更主要的缺點(diǎn)是：當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要做相應(yīng)的改動(dòng)。目前進(jìn)行大型工程設(shè)計(jì)時(shí)，最常用的設(shè)計(jì)方法是 HDL 設(shè)計(jì)輸入法。其中影響最為廣泛的 HDL 語(yǔ)言是 VHDL 和 Verilog HDL。它們的共同特點(diǎn)是：利于由頂向下設(shè)計(jì)，利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計(jì)不因芯片的工藝和結(jié)構(gòu)的變化而變化，更利于向 ASIC 的移植。開始電路設(shè)計(jì)與V H D L 輸入功能仿真是否正確 ？綜合優(yōu)化是否為原理設(shè)計(jì)問題 ？是否為綜合優(yōu)化問題 ？是否為實(shí)現(xiàn)問題 ？綜合后仿真是否正確 ？ 符合器件要求 ？實(shí)現(xiàn) （ 翻譯 、 映射 、 布局布線 ）時(shí)序仿真下載程序在線調(diào)試YYYNYNYNNYNN圖 完整的 FPGA 設(shè)計(jì)流程設(shè)計(jì)實(shí)現(xiàn)將所做的原理圖或 HDL 設(shè)計(jì)使用專用的仿真工具進(jìn)行功能仿真（前仿真）后就可以進(jìn)行邏輯綜合。綜合結(jié)果的本質(zhì)是一些由與、或、非門，觸發(fā)器，RAM等基本邏輯單元組成的邏輯網(wǎng)表，它與芯片實(shí)際的配置情況還有較大差距。這時(shí)應(yīng)該使用 FPGA 廠商提供的工具軟件，根據(jù)所選芯片的型號(hào)，將綜合輸出的邏輯網(wǎng)表適配到具體 FPGA 器件上，這個(gè)過程就叫做實(shí)現(xiàn) ( Implementation ) 過程。設(shè)計(jì)驗(yàn)證電路驗(yàn)證的基本思路就是用配置好的 FPGA 替代計(jì)算機(jī)主板上的 CPU 芯片，讓程序在其上運(yùn)行以驗(yàn)證所設(shè)計(jì)的 CPU 核的功能。設(shè)計(jì)開發(fā)的最后步驟就是在線調(diào)試或者將生成的配置文件寫入芯片中進(jìn)行測(cè)試。11 / 62為了正確設(shè)計(jì)芯片，從設(shè)計(jì)系統(tǒng)規(guī)范到最后布局布線的整個(gè)過程中，都必須在不同的階段進(jìn)行仿真和驗(yàn)證。 基于 FPGA 的可重用設(shè)計(jì)模式對(duì)于使用 FPGA 的用戶來(lái)說(shuō)，如果想順暢地使用可重用設(shè)計(jì)方法，實(shí)際上要按照應(yīng)用的三個(gè)不同層次，逐步認(rèn)識(shí)所使用的可重用設(shè)計(jì)模式。模式一：從 FPGA 本身的可編程特性，實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)的可重構(gòu)和可配置的靈活應(yīng)用。實(shí)際上這是 FPGA 技術(shù)在系統(tǒng)設(shè)計(jì)中的最基本應(yīng)用，即電路的可重用性。系統(tǒng)設(shè)計(jì)中的硬件結(jié)構(gòu)可變性稱為可定制性；系統(tǒng)設(shè)計(jì)完成后，即使已成為產(chǎn)品后仍能隨開發(fā)者甚至用戶的要求隨時(shí)進(jìn)行硬件結(jié)構(gòu)的重構(gòu)，這稱為可重配置性。模式二：FPGA 是由大量邏輯宏單元構(gòu)成的，通過配置可以使這些邏輯宏單元形成不同的硬件結(jié)構(gòu)，從而構(gòu)成不同的電子系統(tǒng)，完成不同的功能。正是FPGA 的這種硬件重構(gòu)的靈活性，使得設(shè)計(jì)者能在 FPGA 設(shè)計(jì)中依賴越來(lái)越規(guī)范的 IP 核資源，即利用 IP 核的可重用性。FPGA 的可重用資源庫(kù)（處理器、協(xié)處理器和外設(shè) IP 核等構(gòu)成）成為設(shè)計(jì)的關(guān)鍵。模式三：越來(lái)越多的 EDA 設(shè)計(jì)工具正在使算法模型和軟件代碼轉(zhuǎn)換成硬件的這一過程自動(dòng)化。正是利用可靠的綜合工具，使 FPGA 的開發(fā)支持更高級(jí)別的抽象設(shè)計(jì)，可以直接應(yīng)用算法級(jí)仿真結(jié)果，完成模型設(shè)計(jì)到硬件實(shí)現(xiàn)的一體化設(shè)計(jì)。這就是目前可重用設(shè)計(jì)的最高層次，即利用算法模型的可重用性。 NiosⅡ的設(shè)計(jì)方法 NiosⅡ軟核處理器ALTERA 公司的 NiosⅡ系列嵌入式處理器，擴(kuò)展了目前世界上最流行的軟核嵌入式處理器的性能，將 NiosⅡ嵌入到 ALTERA 的所有 FPGA 中，用戶可以獲得超過 200DMIPS 的性能 [18]。設(shè)計(jì)師可以從開發(fā)系統(tǒng)中選擇三種處理器以及超過60 個(gè)的 IP 核，創(chuàng)建最適合他們需要的嵌入式系統(tǒng)。此外，還可以根據(jù)需要調(diào)整嵌入式系統(tǒng)的特性、性能及成本，利用其功能強(qiáng)大、易用的開發(fā)工具和功能完全的開發(fā)包，將產(chǎn)品推向市場(chǎng)，擴(kuò)展產(chǎn)品的生命周期，并且避免處理器的更新?lián)Q代。 NiosⅡ核是用戶可隨意配置和構(gòu)建的 32 位/16 位總線指令集和數(shù)據(jù)通道的嵌入式系統(tǒng)微處理器 IP 核，采用 Avalon 總線結(jié)構(gòu)通信接口，帶有增強(qiáng)的內(nèi)存、調(diào)試和軟件功能。此外，基于 QuartusⅡ平臺(tái)的用戶可編輯的 NiosⅡ核含有許多可配置的接口模塊核，包括可配置高速緩存模塊、可配置 RS232 通信口、SDRAM控制器、標(biāo)準(zhǔn)以太網(wǎng)協(xié)議接口、DMA、定時(shí)器、協(xié)處理器等。在植入 FPGA 前，用戶可以根據(jù)設(shè)計(jì)要求，利用 QuartusⅡ和 SoPC Builder，對(duì) NiosⅡ及其外圍設(shè)備進(jìn)行構(gòu)建，使該嵌入式系統(tǒng)在硬件結(jié)構(gòu)、功能、資源占用等方面全面滿足用戶系統(tǒng)的設(shè)計(jì)要求。在 FPGA 資源允許的情況下，同一 FPGA 中還可以被植入多個(gè)NiosⅡ核。除此之外，用戶還可以通過 Matlab 和 DSP Builder，或直接使用VHDL 等硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)，為 NiosⅡ嵌入式處理器設(shè)計(jì)各類加速器，并以指令形式加入 NiosⅡ的指令系統(tǒng)中。簡(jiǎn)單說(shuō)來(lái)，NiosⅡ是一個(gè)處理器的 IP 核 [15]，系統(tǒng)設(shè)計(jì)者可以將它放入 FPGA中，它只占芯片內(nèi)部很少的一部分邏輯單元，成本較低。NiosⅡ軟核處理器是一個(gè)基于流水線的精簡(jiǎn)指令集通用微處理器，時(shí)鐘信號(hào)頻率最高可達(dá) 75MHz，其指令集的大部分指令均可在一個(gè)時(shí)鐘周期內(nèi)完成。使用 NiosⅡ軟件開發(fā)工具能夠一鍵式自動(dòng)生成適用于系統(tǒng)硬件的專用 C/C++運(yùn)行環(huán)境。NIOS 集成開發(fā)環(huán)境 ( IDE ) 提供了許多軟件模板，簡(jiǎn)化了項(xiàng)目設(shè)置。軟核處理器結(jié)合 FPGA 的應(yīng)用比起使用硬核處理器的優(yōu)勢(shì)在于，硬核實(shí)現(xiàn)缺乏靈活性，通常無(wú)法使用最新的技術(shù)。隨著系統(tǒng)日益先進(jìn)，基于標(biāo)準(zhǔn)處理器的方案會(huì)被淘汰，而基于 NiosⅡ處理器的方案是基于 HDL 源碼構(gòu)建的，能夠不斷被修改以滿足新的系統(tǒng)需求，具有很大的可塑性、適應(yīng)性，根據(jù)設(shè)計(jì)者的需要結(jié)合FPGA 芯片形成“新”的處理器。NiosⅡ的優(yōu)勢(shì)具體表現(xiàn)在以下幾個(gè)方面 [19]： 嵌入式處理器的靈活配置。NiosⅡ的三種內(nèi)核可以使設(shè)計(jì)人員在不同應(yīng)用場(chǎng)合下找到性能和面積的平衡點(diǎn)。大量支持的外設(shè)、儲(chǔ)器和接口。NiosⅡ處理器支持的外設(shè)種類和數(shù)量都可以根據(jù)設(shè)計(jì)人員需要進(jìn)行設(shè)置，例如 DMA ( Direct Memory Access ) 通道的數(shù)量完全按需設(shè)置和處理器相連。 不同的調(diào)試級(jí)別。JTAG 運(yùn)行控制模塊，嵌入式邏輯分析儀等工具為軟、硬件設(shè)計(jì)人員提供不同的調(diào)試等級(jí)，而在調(diào)試通過后可以從系統(tǒng)中去掉調(diào)試模塊以節(jié)省邏輯資源。NiosⅡ的具體特性如表 所示： 表 NiosⅡ嵌入式軟核處理器特性種類 特性32 位