基于ewb的邏輯電路競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象仿真研究(編輯修改稿)
2025-07-19 08:57 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 入信號(hào)發(fā)生突變時(shí)，輸出信號(hào)不可能跟著突變，而要滯后一段時(shí)間變化。由于各個(gè)門的傳輸時(shí)間差異，或者輸入信號(hào)通過(guò)的路徑（即門的級(jí)數(shù)）不同造成的傳輸時(shí)間差異，會(huì)使一個(gè)或幾個(gè)輸入信號(hào)經(jīng)不同的路徑到達(dá)同一點(diǎn)的時(shí)間有差異。猶如賽跑，各個(gè)運(yùn)動(dòng)員到達(dá)終點(diǎn)的時(shí)間會(huì)有先后一樣，這種現(xiàn)象稱為競(jìng)爭(zhēng)。如下圖所示，變量A有兩條路徑：一條通過(guò)門門2到達(dá)門4；另一條通過(guò)門3到達(dá)門4。故變量A具有競(jìng)爭(zhēng)能力，而B、C僅有一條路徑到達(dá)門4，稱為無(wú)競(jìng)爭(zhēng)能力的變量。競(jìng)爭(zhēng)示意圖由于集成電門電路離散性較大，因此延遲時(shí)間也不同。哪條路徑上的總延時(shí)大，由實(shí)際測(cè)量而定，因此競(jìng)爭(zhēng)的結(jié)果是隨機(jī)的。大多數(shù)組合邏輯電路均存在著競(jìng)爭(zhēng)，有的競(jìng)爭(zhēng)不會(huì)帶來(lái)不良影響，有的競(jìng)爭(zhēng)卻會(huì)導(dǎo)致邏輯錯(cuò)誤。函數(shù)式和真值表所描述的是靜態(tài)邏輯關(guān)系，而競(jìng)爭(zhēng)則發(fā)生在從一種穩(wěn)態(tài)到另一種穩(wěn)態(tài)的過(guò)程中。因此，競(jìng)爭(zhēng)是動(dòng)態(tài)問題，它發(fā)生在輸入變量變化時(shí)。當(dāng)某個(gè)變量發(fā)生變化時(shí)，如果真值表所描述的關(guān)系 受到短暫的破壞并在輸出端出現(xiàn)不應(yīng)有的尖脈沖，則稱這種情況為冒險(xiǎn)現(xiàn)象。當(dāng)暫態(tài)結(jié)束后，真值表的邏輯關(guān)系又得到滿足。而尖脈沖對(duì)有的系統(tǒng)（如時(shí)序系統(tǒng)的觸發(fā)器）是危險(xiǎn)的，將產(chǎn)生誤動(dòng)作。根據(jù)出現(xiàn)的尖脈沖的極性，冒險(xiǎn)又可分為偏“1”冒險(xiǎn)和偏“0“冒險(xiǎn)。1)偏“1“冒險(xiǎn)（輸出負(fù)脈沖）在競(jìng)爭(zhēng)示意圖中，F(xiàn)=AC+AB，若輸入變量B=C=1，則有F=A+A。在靜態(tài)時(shí)，不論A取何值，F(xiàn)恒為1；但是當(dāng)A變化時(shí)，由于各條路徑的時(shí)延不同，將會(huì)出現(xiàn)如下圖所示的情況。圖中tpd 是各個(gè)門的平均傳輸延遲時(shí)間，由圖可見，當(dāng)變量A由高電平突變到低電平時(shí)，輸出將產(chǎn)生一個(gè)偏“1“的負(fù)脈沖，寬度只有tpd 有時(shí)又稱為毛刺。A變化不一定都產(chǎn)生冒險(xiǎn)，如由低變到高時(shí)，就無(wú)冒險(xiǎn)產(chǎn)生。偏“1”冒險(xiǎn)的形成的過(guò)程2)偏“0”冒險(xiǎn) （輸出正脈沖）如下圖所示，F(xiàn)=（A+C）（A+B），當(dāng)B=C=0時(shí)，輸出函數(shù)F=AA恒為0，但當(dāng)變量A由低電平變?yōu)楦唠娖綍r(shí)，將產(chǎn)生一寬度為tpd 的正脈沖。 偏“0”冒險(xiǎn)的形成過(guò)程 冒險(xiǎn)現(xiàn)象的識(shí)別 ，方法為： 寫出組合邏輯電路的邏輯表達(dá)式，當(dāng)某些邏輯變量取特定值（0或1）時(shí)，如果表達(dá)式能轉(zhuǎn)換為： 則存
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