4位數(shù)字密碼鎖密碼設置及驗證電路畢業(yè)論文(編輯修改稿)
2025-07-16 13:55 本頁面
【文章內(nèi)容簡介】 方軟件的結果，并支持第三方軟件的工作。為加快應用系統(tǒng)的開發(fā)，Quartus II集成開發(fā)軟件包含許多十分有用的參數(shù)化模塊庫（Library of Parameterized Modules, LPM）,它們是復雜或高級系統(tǒng)構建的重要組成部分，在數(shù)字系統(tǒng)設計中被大量使用。當然這些模塊也可以與用戶設計文件一起使用。Altera提供的LPM函數(shù)均基于Altera公司器件的結構做了優(yōu)化設計，在設計中合理地調(diào)用LPM不僅可以加快設計進程，還可以提高系統(tǒng)性能。有些LPM宏功能模塊的使用必須依賴于一些Altera公司特定器件的硬件功能，如各類存儲器模塊、DSP模塊、LVDS驅動器模塊、PLL及SERDES和DDIO模塊等，這在使用中需要注意。 VHDL語言VHDL主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設計的基本點。特點：VHDL 語言能夠成為標準化的硬件描述語言并獲得廣泛應用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。歸納起來，VHDL 語言主要具有以下優(yōu)點：（1） VHDL 語言功能強大，設計方式多樣 VHDL 語言具有強大的語言結構，只需采用簡單明確的VHDL語言程序就可以描述十分復雜的硬件電路。同時，它還具有多層次的電路設計描述功能。此外，VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設計實現(xiàn)，這是其他硬件描述語言所不能比擬的。VHDL 語言設計方法靈活多樣，既支持自頂向下的設計方式，也支持自底向上的設計方法； 既支持模塊化設計方法，也支持層次化設計方法。 （2） VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設計描述功能，既可描述系統(tǒng)級電路，也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結構描述，也可以采用三者的混合描述方式。同時，VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL 語言既支持標準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。 （3） VHDL 語言具有很強的移植能力 VHDL 語言很強的移植能力主要體現(xiàn)在： 對于同一個硬件電路的 VHDL 語言描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 （4） VHDL 語言的設計描述與器件無關 采用 VHDL 語言描述硬件電路時，設計人員并不需要首先考慮選擇進行設計的器件。這樣做的好處是可以使設計人員集中精力進行電路設計的優(yōu)化，而不需要考慮其他的問題。當硬件電路的設計描述完成以后，VHDL 語言允許采用多種不同的器件結構來實現(xiàn)。 （5） VHDL 語言程序易于共享和復用 VHDL 語言采用基于庫 ( library) 的設計方法。在設計過程中，設計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設計不可能從門級電路開始一步步地進行設計，而是一些模塊的累加。這些模塊可以預先設計或者使用以前設計中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設計中進行復用。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言，因此它可以使設計成果在設計人員之間方便地進行交流和共享，從而減小硬件電路設計的工作量，縮短開發(fā)周期。 Verilog語言Verilog HDL是目前應用最為廣泛的硬件描述語言．Verilog HDL可以用來進行各種層次的邏輯設計，也可以進行數(shù)字系統(tǒng)的邏輯綜合，仿真驗證和時序分析等。 Verilog HDL適合算法級，寄存器級，邏輯級，開關級、系統(tǒng)級和版圖級等各個層次的設計和描述． Verilog HDL進行設計最大的優(yōu)點是其工藝無關性．這使得工程師在功能設計，邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細節(jié)，只需根據(jù)系統(tǒng)設計的要求施加不同的約束條件，即可設計出實際電路． Verilog HDL是一種硬件描述語言(hardware description language)，為了制作數(shù)字電路而用來描述ASICs和FPGA的設計之用。Verilog 的設計者想要以 C 編程語言為基礎設計一種語言，可以使工程師比較容易學習。 Verilog 是由en:Gateway Design Automation公司于大約1984年開始發(fā)展。Gateway Design Automation公司后來被 Cadence Design Systems于1990年所購并。現(xiàn)在 Cadence 對于 Gateway 公司的 Verilog 和 VerilogXL 模擬器擁有全部的財產(chǎn)權。 選擇VHDL還是verilog HDL？ 這是一個初學者最常見的問題。其實兩種語言的差別并不大，他們的描述能力也是類似的。掌握其中一種語言以后，可以通過短期的學習，較快的學會另一種語言。 選擇何種語言主要還是看周圍人群的使用習慣，這樣可以方便日后的學習交流。當然，如果您是專用集成電路（ASIC）設計人員，則必須首先掌握verilog，因為在IC設計領域，90%以上的公司都是采用ver
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