互連與互連優(yōu)化ppt課件(編輯修改稿)
2025-05-31 18:13 本頁面
【文章內(nèi)容簡介】 璃環(huán)氧樹脂（ Glass –epoxy, 印制板） 5 氮化硅（ Si3N4） 氧化鋁（ Alumina，封裝） 硅（ Silicon） ? 降低互連介質(zhì)介電常數(shù)的好處 ? 延遲 ↓ ? 串?dāng)_ ↓ ? 功耗 ↓ ? 低介電常數(shù)介質(zhì)材料的類型 ? inanic (SiO2) ? anic (Polyimides) ? aerogels (ultra lowk) 工藝尺寸 ?m ?m ?m ?m ?m ?m 介電常數(shù) ? 互連延時優(yōu)化 采用低介電常數(shù)的互連介質(zhì) (續(xù) ) 互連延時優(yōu)化 采用過渡金屬硅化物 n + n + SiO 2 Poly(良好的附著力 與覆蓋性） Silicide（高導(dǎo)電性） p ? 硅化物（ Silicide） ?硅與一種難熔金屬形成的合成多晶材料 ?導(dǎo)電性好（電導(dǎo)率比多晶大 8～ 10倍），在高溫工藝中不會熔化 ?常用的有 WSi TiSi PtSi2和 TaSi ?用于降低多晶接觸電阻 互連延時優(yōu)化 增加互連層的數(shù)量 Minimum Spacing (Relative) ? ? ? ? ? M5 M4 M3 M2 M1 Poly Minimum Widths (Relative) ? ? ? ? ? M5 M4 M3 M2 M1 Poly ? 必要性 ?芯片尺寸的減少及晶體管數(shù)的增加需要更多、更長的導(dǎo)線 ?更多的互連層有助于減少導(dǎo)線的長度 ? 局部導(dǎo)線 ? 置于較低的互連層 ? 密集，較薄 ? 重在提高集成密度和降低電容 ? 全局導(dǎo)線 ? 置于較高的互連層 ? 寬厚，間距較大 ? 重在降低導(dǎo)線電阻 互連延時優(yōu)化 分層優(yōu)化 互連延時優(yōu)化 地址線對策 (1) ? 存儲陣列的地址線 ? 接有大量晶體管的多晶柵 ? 線長（電阻大），負載重（電容大） ? 降低地址線延時的方法 ? 方案 1：全部采用多晶線，無多晶與金屬接觸占用的面積 → 存儲密度大，但多晶電阻較大 → 傳播延時長 ? 方案 2：同時從線的兩端驅(qū)動地址線，可使最壞情形的延時減少到原來的 1/4 Driver Polysilicon word line Metal word line WL Driver ? 降低地址線延時的方法（續(xù)） ? 方案 3：采用旁路金屬線，每隔 k個存儲單元與多晶連接 1次 ? 延時 ∝ （ k/2)2，主要取決于每個單元的多晶長度 ? k越小，降低延時的效果越好，但集成密度越低 ? 若在 1024個單元地址線中，每隔 16個單元與旁路線連接 1次，可使延時減少約 4000倍 Polysilicon word line Metal bypass Word Line K cells 互連延時優(yōu)化 地址線對策 (2) y x destination Manhattan方式 source 對角線方式 容易實現(xiàn)自動布線及掩膜制造 節(jié)省線長 20％，面積 15％，通孔 30％ →延遲 ?，功耗 ?，集成密度 ?? 部分采用 45176。 布線的版圖實例 互連延時優(yōu)化 走線方式 互連延時優(yōu)化 插入中繼器 :作用 ? 多級門鏈：插入中間緩沖器可使總的傳播延時 ? ? 長互連線：插入中間緩沖器可使總的互連延時 ? 中繼器 將總電阻為 R、總電容為 C的導(dǎo)線分為 m段，每段之間插入 1個中繼器 假定中繼器的延時與連線電容無關(guān)，則各個中繼器可采用同樣尺寸，有同樣大的延遲。 ? 插入中繼器的最優(yōu)數(shù)目 ? 使各導(dǎo)線段的延時 =中繼器延時，可得到導(dǎo)線的最小延時 互連延時優(yōu)化 插入中繼器 :簡單設(shè)計 單位長度導(dǎo)線的電阻、電容 每個中繼器的延時 未接中繼器時的導(dǎo)線延時 導(dǎo)線總長度 實際上中繼器的延時與連線電容有關(guān)，最優(yōu)延時下各個中繼器的尺寸不同 互連延時優(yōu)化 插入中繼器 :精確設(shè)計 (1) 最小尺寸中繼器的電阻 最小尺寸中繼器的電容 中繼器的尺寸系數(shù) 中繼器的本征輸出電容 /輸入電容 導(dǎo)線的單位長度電阻、電容 導(dǎo)線的總延時 最優(yōu)中繼器數(shù)目 最優(yōu)中繼器尺寸系數(shù) 導(dǎo)線的總長度 0???mtp 0???stp)/11()1(101 ?? ???? pddp tCRt的反相器延時扇出為 中繼器的數(shù)目 未接中繼器時的導(dǎo)線延時 最短導(dǎo)線總延時 L導(dǎo)線長度? 導(dǎo)線段的最優(yōu)長度 導(dǎo)線段的最短延時 互連延時優(yōu)化 插入中繼器 :精確設(shè)計 (2) 當(dāng)導(dǎo)線長度至少為 2Lcrit時，插入中繼器才有意義 與布線層無關(guān) 互連延時優(yōu)化 插入中繼器 :實例 導(dǎo)線 類型 導(dǎo)線 長度 導(dǎo)線 寬度 中繼器 數(shù)目 中繼器 延時 tp (未加中繼器 ) tp (加中繼器并優(yōu)化 ) AI1 10cm 1μm 18 Poly 10cm 1μm 1058 112us 212ns AI5 10cm 1μm 6 簡單設(shè)計： 導(dǎo)線 類型 導(dǎo)線 長度 導(dǎo)線 寬度 中繼器 數(shù)目 中繼器 尺寸系數(shù) 臨界長度 tp (未加中繼器 ) tp (加中繼器并優(yōu)化 ) AI1 10cm 1μm 31 62 精確設(shè)計： mCMOS工藝， tp1=， Rd=， Cd=3fF， c=110aF/μ m， r= 互連延時優(yōu)化 導(dǎo)線流水線 ? 任意時刻導(dǎo)線可同時處理 k個信號 → 提高導(dǎo)線數(shù)據(jù)處理能力 ? 一個信號通過整條導(dǎo)線需 k個時鐘周期 → 通過各導(dǎo)線段的延時并未縮短 寄存器 將總電阻為 R、總電容為 C的導(dǎo)線分為 k段，每段之間插入 1個時鐘控制寄存器 時鐘信號 導(dǎo)線段 ? 縮短延時的途徑 ? 降低負載電容 CL ? 提高驅(qū)動電流 Iav ? 降低電壓擺幅 Vswing ? 降低電壓擺幅的作用 ? 縮短了延時 √ ? 減少了動態(tài)功耗 √ ? 降低了噪聲容限 ⅹ ? 降低電源電壓的作用 ? 電壓擺幅 ?，驅(qū)動電流 ?，二者變化比例相當(dāng) ? 對延時幾乎無作用 互連延時優(yōu)化 電壓擺幅對延時的影響 avs ew i n gLCvvLpIVCdvvivCtL常數(shù)若傳播延時??? ?21)()( 互連延時優(yōu)化 降擺幅電路 降低擺幅 長互連線 恢復(fù)擺幅 額外面積相對值，穩(wěn)定，但占用差分雙端：控制電壓的值，簡單單端：控制電壓的絕對控制方式動態(tài)電路靜態(tài)電路電路形式降擺幅電路 互連延時優(yōu)化 單端靜態(tài)降擺幅電路 :雙電源 C L VDDL VDD VDD driver receiver VDDL VDDL In Out Out 電壓擺幅VDDLVDD 電壓擺幅VDD 缺點： 需要兩個電源電壓 VDD和 VDDL，擺幅低時速度太慢 互連延時優(yōu)化 單端靜態(tài)降擺幅電路 :單電源 電壓擺幅 |VTp|→ VDDVTn 電壓擺幅 0→ VDD 電平轉(zhuǎn)換器 隔離器 電平恢復(fù)器 ? 優(yōu)點：只需要 1個電源電壓；抗干擾能力強 ? 缺點：電壓擺幅降低值取決于閾值電壓，受工藝、體效應(yīng)等影響波動大；面積大 互連延時優(yōu)化 差分靜態(tài)降擺幅電路 驅(qū)動器 接收器 (鐘控差分觸發(fā)器 ) 互補低擺幅信號 優(yōu)點 ? 對共模噪聲信號（如電源線噪聲、串?dāng)_）有很高的抑制能力 ? 擺幅可以降得很低（如 200mV) 缺點 ? 導(dǎo)線及控制門數(shù)量加倍 ? 需增加額外的時鐘控制信號 φ V bus V asym V sym 2 4 6 time (ns) 8 10 12 0
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