【文章內(nèi)容簡介】 制存儲(chǔ)器等。 為了解決對(duì)存儲(chǔ)器要求容量大，速度快，成本低三者之間的矛盾，目前通常采用多級(jí)存儲(chǔ)器體系結(jié)構(gòu)，即使用高速緩沖存儲(chǔ)器、主存儲(chǔ)器和外存儲(chǔ)器。 名稱簡稱用途特點(diǎn) 高速緩沖存儲(chǔ)器 Cache 高速存取指令和數(shù)據(jù) 存取速度快，但存儲(chǔ)容量小 主存儲(chǔ)器 內(nèi)存 存放計(jì)算機(jī)運(yùn)行期間的大量程序和數(shù)據(jù) 存取速度較快，存儲(chǔ)容量不大 外存儲(chǔ)器 外存 存放系統(tǒng)程序和大型數(shù)據(jù)文件及數(shù)據(jù)庫 存儲(chǔ)容量大，位成本低 高速緩存是為了解決高速設(shè)備和低速設(shè)備相連，提高訪問速度 【 考試要點(diǎn) 】 ： 高速緩存存在的意義，內(nèi)存存儲(chǔ)機(jī)制 【 參考文檔 】 ： ? I/O 部件 輸入設(shè)備 向計(jì)算機(jī)輸入數(shù)據(jù)和信息的設(shè)備。是計(jì)算機(jī)與用戶或其他設(shè)備通信的橋梁。 輸出設(shè)備 （ Output Device）是人與計(jì)算機(jī)交互的一種部件，用于數(shù)據(jù)的輸 出。 【 考試要點(diǎn) 】 ： 近幾年沒有出現(xiàn)過 【 參考文檔 】 ： ? 原碼、補(bǔ)碼、反碼 計(jì)算機(jī)儲(chǔ)存有符號(hào)的整數(shù)時(shí)，是用該整數(shù)的補(bǔ)碼進(jìn)行儲(chǔ)存的， 0 的原碼、補(bǔ)碼都是 0，正數(shù) 的原碼、補(bǔ)碼可以特殊理解為相同，負(fù)數(shù)的補(bǔ)碼是它的反碼加 1。 【 考試要點(diǎn) 】 ： 計(jì)算，例如給予一個(gè)數(shù)值算補(bǔ)碼和反碼 【 參 考 文 檔 】 ： ? 歷年考題及解析 ●在計(jì)算機(jī)中，最適合進(jìn)行數(shù)字加減運(yùn)算的數(shù)字編碼是 （ 1） ，最適合表示浮點(diǎn)數(shù)階碼的數(shù)字編碼是 （ 2） (1)A．原碼 B．反碼 C 補(bǔ)碼 D．移碼 (2)A．原碼 B．反碼 C 補(bǔ)碼 D．移碼 ● （ 1） 不屬于計(jì)算機(jī)控制器中的部件。 （ 1） A．指令寄存器 IR B．程序計(jì)數(shù)器 PC C．算術(shù)邏輯單元 ALU D．程序狀態(tài)字寄存器 PSW 試題解析： ALU 屬于運(yùn)算器，不屬于控制器。 答案： C ● 在 CPU 與主存之間設(shè)置高速緩沖存儲(chǔ)器 Cache，其目的是為了 （ 2） 。 （ 2） A．?dāng)U大主存的存儲(chǔ)容量 B．提高 CPU 對(duì)主存的訪問效率 C．既擴(kuò)大主存容量又提高存取速度 D．提高外存儲(chǔ)器的速度 試題解析： Cache 是不具有擴(kuò)大 主存容量功能的，更不可能提高外存的訪問速度。但 Cache 的訪 問速度是在 CPU 和內(nèi)存之間，可以提高 CPU 對(duì)內(nèi)存的訪問效率。 答案： B ● 計(jì)算機(jī)在進(jìn)行浮點(diǎn)數(shù)的相加（減）運(yùn)算之前先進(jìn)行對(duì)階操作，若 x 的階碼大于 y 的 階碼，則應(yīng)將 （ 2） 。 （ 2） A． x 的階碼縮小至與 y 的階碼相同，且使 x 的尾數(shù)部分進(jìn)行算術(shù)左移。 B． x 的階碼縮小至與 y 的階碼相同，且使 x 的尾數(shù)部分進(jìn)行算術(shù)右移。 C． y 的階碼擴(kuò)大至與 x 的階碼相同，且使 y 的尾數(shù)部分進(jìn)行算術(shù)左移。 D． y 的階碼擴(kuò)大至與 x 的階碼相同，且使 y 的尾數(shù)部分進(jìn)行算術(shù)右移。 試題解析： 為了減少誤差（保持精度），要將階碼值小的數(shù)的尾數(shù)右移。 答案： D ● 在 CPU 中， （ 3） 可用于傳送和暫存用戶數(shù)據(jù)，為 ALU 執(zhí)行算術(shù)邏輯運(yùn)算提 供工作區(qū)。 （ 3） A．程序計(jì)數(shù)器 B．累加寄存器 C．程序狀態(tài)寄存器 D．地址寄存器 試題解析： 為了保證程序 (在操作系統(tǒng)中理解為進(jìn)程 )能夠連續(xù)地執(zhí)行下去， CPU 必須具有某些手段 來確定下一條指令的地址。而程序計(jì)數(shù)器正是起到這種作用，所以通常又稱為指令計(jì)數(shù)器。 在程序開始執(zhí)行前，必須將它的起始地址，即程序的一條指令所 在的內(nèi)存單元地址送入 PC， 因此程序計(jì)數(shù)器（ PC）的內(nèi)容即是從內(nèi)存提取的第一條指令的地址。當(dāng)執(zhí)行指令時(shí)， CPU 全國計(jì)算機(jī)技術(shù)與軟件專業(yè)技術(shù)資格（水平）考試歷年試題 244 將自動(dòng)修改 PC 的內(nèi)容，即每執(zhí)行一條指令 PC 增加一個(gè)量，這個(gè)量等于指令所含的字節(jié)數(shù)， 以便使其保持的總是將要執(zhí)行的下一條指令的地址。 狀態(tài)寄存器：用來標(biāo)識(shí)協(xié)處理器中指令執(zhí)行情況的，它相當(dāng)于 CPU 中的標(biāo)志位寄存器。 累加寄存器：主要用來保存操作數(shù)和運(yùn)算結(jié)果等信息，從而節(jié)省讀取操作數(shù)所需占用總 線和訪問存儲(chǔ)器的時(shí)間。 地址寄存器：可作為 存儲(chǔ)器指針。 答案： B ● 關(guān)于在 I/O 設(shè)備與主機(jī)間交換數(shù)據(jù)的敘述， （ 4） 是錯(cuò)誤的。 （ 4） A．中斷方式下， CPU 需要執(zhí)行程序來實(shí)現(xiàn)數(shù)據(jù)傳送任務(wù)。 B．中斷方式和 DMA 方式下， CPU 與 I/O 設(shè)備都可同步工作。 C．中斷方式和 DMA 方式中，快速 I/O 設(shè)備更適合采用中斷方式傳遞數(shù)據(jù)。 D．若同時(shí)接到 DMA 請(qǐng)求和中斷請(qǐng)求， CPU 優(yōu)先響應(yīng) DMA 請(qǐng)求。 試題解析： 快速 I/O 設(shè)備處理的數(shù)據(jù)量比較大，更適合采用 DMA 方式傳遞數(shù)據(jù)。 答案： C ● Cache 用于存放主存數(shù)據(jù)的部分拷貝，主存 單元地址與 Cache 單元地址之間的轉(zhuǎn)換 方式由 （ 5） 完成。 （ 5） A．硬件 B．軟件 C．用戶 D．程序員 試題解析： 當(dāng)然是硬件啦。 答案： A ● （ 1） 是指按內(nèi)容訪問的存儲(chǔ)器。 （ 1） A．虛擬存儲(chǔ)器 B．相聯(lián)存儲(chǔ)器 C．高速緩存（ Cache） D．隨機(jī)訪問存儲(chǔ)器 試題解析： 相聯(lián)存儲(chǔ)器（ associative memory）也稱為按內(nèi)容訪問存儲(chǔ)器（ content addressed memory），是一種不根據(jù)地址而是根據(jù)存儲(chǔ)內(nèi)容來進(jìn)行存取的存儲(chǔ)器。 參考答案： B ● 處理機(jī)主要由處理器、存儲(chǔ)器 和總線組成。總線包括 （ 2） 。 （ 2） A．?dāng)?shù)據(jù)總線、地址總線、控制總線 B．并行總線、串行總線、邏輯總線 C．單工總線、雙工總線、外部總線 D．邏輯總線、物理總線、內(nèi)部總線 試題解析： 全國計(jì)算機(jī)技術(shù)與軟件專業(yè)技術(shù)資格（水平）考試歷年試題 276 常識(shí)。 參考答案： A ● 計(jì)算機(jī)中常采用原碼、反碼、補(bǔ)碼和移碼表示數(shù)據(jù)，其中， 177。0 編碼相同的是 （ 3） 。 （ 3） A．原碼和補(bǔ)碼 B．反碼和補(bǔ)碼 C．補(bǔ)碼和移碼 D．原碼和移碼 試題解析： 常識(shí)。 參考答案： C 指令系統(tǒng)（指令、尋址方式、 CSIC、 RISC） ? 指令 告訴計(jì)算機(jī)從事某一特殊運(yùn)算的代碼 數(shù)據(jù)傳送指令、算術(shù)運(yùn)算指令、位運(yùn)算指令、程序流 程控制指令、串操作指令、處理器控制指令。 指令周期是執(zhí)行一條指令所需要的時(shí)間，一般由若干個(gè)機(jī)器周期組成， 是從叏指令、分析指令到執(zhí)行完所需的全部時(shí)間。 CPU從內(nèi)存取出一條指令并執(zhí)行這條指令的時(shí)間總和。 指令不同，所需的機(jī)器周期數(shù)也不同。對(duì)于一些簡單的的單字節(jié)指令，在取指令周期中，指令取出到指令寄存器后，立即譯碼執(zhí)行，不再需要其它的機(jī)器周期。對(duì)于一些比較復(fù)雜的指令，例如轉(zhuǎn)移指令、乘法指令，則需要兩個(gè)或者兩個(gè)以上的機(jī)器 周期。 從指令的執(zhí)行速度看，單字節(jié)和雙字節(jié)指令一般為單機(jī)器周期和雙機(jī)器周期，三字節(jié)指令都是雙機(jī)器周期，只有乘、除指令占用 4個(gè)機(jī)器周期。在編程時(shí)要注意選用具有同樣功能而機(jī)器指令步驟的并行。 指令流水線：將指令流的處理過程劃分為取指、譯碼、計(jì)算操作數(shù)地址、取操作數(shù)、執(zhí)行指令、寫操作數(shù)等幾個(gè)并行處理的過程段。這就是指令 6 級(jí)流水時(shí)序。在這個(gè)流水線中，處理器有六個(gè)操作部件，同時(shí)對(duì)這六條指令進(jìn)行加工，加快了程序的執(zhí)行速度。目前，幾乎所有的高性能計(jì)算機(jī)都采用了指令流水線。周期數(shù)少的指令。 例如： 一個(gè)指令分為三個(gè)步驟， 叏指 4T，分析 3T，執(zhí)行 5T。則指令周期為 5T【叏時(shí)間值最長的】，串行運(yùn)行 100 條指令的時(shí)間是 100*(4+3+5)T=1200T，并行執(zhí)行 100 條指令的時(shí)間是 99*5T+(4+3+5)T=507T [考試要點(diǎn) ]： 指令周期運(yùn)算時(shí)?？嫉闹攸c(diǎn) [參考文檔 ]： 無 ? 尋址方式 尋址方式就是尋找操作數(shù)或操作數(shù)地址的方式。 8086 提供了與操作數(shù)有關(guān)和與 I/O 端口地址有關(guān)的兩類尋址方式。與操作數(shù)有關(guān)的尋址方式有七種，分別是立即尋址， 寄存器尋址，直接尋址，寄存器間接尋址 ，寄存器相對(duì)尋址，基址加變址尋址，相對(duì)基址加變址尋址； 與 I/0端口有關(guān)的尋址方式有直接端口尋址和間接端口尋址方式。 [考試要點(diǎn) ]： 前些年經(jīng)?？迹饕羌拇嫫鲗ぶ? [參考文檔 ]： 無 ? CISC復(fù)雜指令集和 RISC精簡指令集 RISC 具有簡單高效的特色。對(duì)不常用的功能，常通過組合指令來完成。 RISC 機(jī)器更適合于專用機(jī)；而 CISC 機(jī)器則更適合于通用機(jī)。 [考試要點(diǎn) ]： 考察 CSIC 和 RISC 的差異 [參考文檔 ]： ? 歷年試題及分析 ● 某指令流水線由 5 段組成，第 5 段所需時(shí)間為 Δt，第 4 段所需時(shí)間分別為 3 Δt、 2Δt，那么連續(xù)輸入 n 條指令時(shí)的吞吐率（單位時(shí)間內(nèi)執(zhí)行的指令個(gè)數(shù)） TP 為 （ 4） 。 試題解析： TP=指令總數(shù) 247。執(zhí)行這些指令所需要的總時(shí)間。 執(zhí)行這些指令所需要的總時(shí)間 =（ Δt+3Δt+Δt+2Δt+Δt） +3（ n1)Δt 參考答案： B ● 現(xiàn)有四級(jí)指令流水線，分別完成取指、取作的時(shí)間依次為數(shù)、運(yùn)算、傳送結(jié)果四步 操作。若完成上述 操 9ns、 10ns、 6ns、 8ns。則流水線的操作周期應(yīng)設(shè)計(jì)為 （ 2） ns。 （ 2） A． 6 B． 8 C． 9 D． 10 試題解析： 取最大的那個(gè)微指令時(shí)間作為流水線操作周期。 答案： D ● 若每一條指令都可以分解為取指、分析和執(zhí)行三步。已知取指時(shí)間 t 取指 =4△ t，分析 時(shí)間 t 分析 =3△ t，執(zhí)行時(shí)間 t 執(zhí)行 =5△ t。如果按串行方式執(zhí)行完 100 條指令需要 （ 2） △t。 全國計(jì)算機(jī)技術(shù)與軟件專業(yè)技術(shù)資格（水平）考試歷年試題 174 如果按照流水方式執(zhí)行，執(zhí)行完 100 條指令需要 （ 3） △ t。 （ 2） A． 1190 B． 1195 C． 1200 D． 1205 （ 3） A． 504 B． 507 C． 508 D． 510 試題解析： 串行執(zhí)行時(shí)，總執(zhí)行時(shí)間 =100（ t 取指 + t 分析 + t 執(zhí)行） =10012△ t=1200△ t。 流水執(zhí)行的情況可以參看下圖： 連續(xù)兩條指令的執(zhí)行時(shí)間差為 t 執(zhí)行 = 5△ t， 因此 100 條指令的總執(zhí)行時(shí)間 =（ t 取指 + t 分析 + t 執(zhí)行） +99t 執(zhí)行 = 507△ t。 答案：（ 2） C （ 3） B ● 若內(nèi)存地址區(qū)間為 4000H~43FFH，每個(gè)存儲(chǔ)單位可存儲(chǔ) 16 位二進(jìn) 制數(shù)，該內(nèi)存區(qū) 域由 4 片存儲(chǔ)器芯片構(gòu)成，則構(gòu)成該內(nèi)存所用的存儲(chǔ)器芯片的容量是 （ 4） 。 （ 4） A． 51216bit B． 2568bit C． 25616bit D． 10248bit 試題解析： 總存儲(chǔ)單位 =（ 43FFH 4000H + 1H） = 400H = 1024 （ H 代表 16 進(jìn)制） 每個(gè)存儲(chǔ)器芯片的容量為： 1024 16 / 4 = 4096。 由于每個(gè)存儲(chǔ)單位可存儲(chǔ) 16 位二進(jìn)制數(shù)，所以可以采用 25616bit 或者 5128bit 的 芯片。最好是前者，這樣系統(tǒng)控制比較簡單 。 答案： C ● 下面的描述中， （ 3） 不是 RISC 設(shè)計(jì)應(yīng)遵循的設(shè)計(jì)原則。 （ 3） A．指令條數(shù)應(yīng)少一些 B．尋址方式盡可能少 C．采用變長指令，功能復(fù)雜的指令長度長而簡單指令長度短 D．設(shè)計(jì)盡可能多的通用寄存器 試題解析： CISC 的特點(diǎn)是多采用變長指令，而 RISC 剛好相反。 答案： C ● 若內(nèi)存按字節(jié)編址，用存儲(chǔ)容量為 32K X 8 比特的存儲(chǔ)器芯片構(gòu)成地址編號(hào) A0000H 至 DFFFFH 的內(nèi)存空間，則至少需要 （ 1） 片。 （ 1） A． 4 B． 6 C． 8 D． 10 試題解析： DFFFFH－ A0000H=3FFFFH 218， 32K=215，則至少需要芯片為 218 /215=8。 答案： C ● 高速緩存 Cache 與主存間采用全相聯(lián)的地址影像方式，高速緩存的容量為 4MB， 分為 4 塊，每塊 1MB，主存容量為 256MB，若主存讀寫時(shí)間為 30ns，高速緩存的讀寫時(shí) 間為 3ns，平均讀寫時(shí)間為 ，則該高速緩存的命中率為 （ 1） %。若地址更換表如 下所示，則主存地址為 8888888H 時(shí)，高速緩存地址為 （ 2） H。 地址更換表 0 38H 1 88H 2 59H 3 67H （ 1） A． 90 B． 95 C． 97 D． 99 （ 2） A． 488888 B． 388888 C． 288888 D． 188888 試題解析： 設(shè)該高速緩存的命中率為 x，則 3x＋ 30（ 1－ x） =，解得 x=99%。 主存容量為 256MB，每塊 1MB，則主存可以分為 256/1=256=28 塊，即塊號(hào)為 8 位， 則主存地址的高 8 位是 88H，對(duì)應(yīng)地址更換表，高速緩存地址為 188888H