數(shù)字鬧鐘課程設(shè)計(jì)(編輯修改稿)
2025-02-16 06:28 本頁面
【文章內(nèi)容簡介】 QC QD 串行進(jìn) 位輸出 輸出 數(shù)據(jù) 輸入 “同步清零”的含義 清除 置入 A B C D 時(shí)鐘 允許 P 允許 T QA QB QC QD 串行進(jìn) 位輸出 輸出 數(shù)據(jù) 輸入 0 0 1 1 0 0 1 1 “同步置數(shù)”的含義 清除 置入 A B C D 時(shí)鐘 允許 P 允許 T QA QB QC QD 串行進(jìn) 位輸出 輸出 數(shù)據(jù) 輸入 計(jì)數(shù)階段 控制端 P、 T 同時(shí)為 1 !! 否則，Q端保持 清除 置入 A B C D 時(shí)鐘 允許 P 允許 T QA QB QC QD 串行進(jìn) 位輸出 輸出 數(shù)據(jù) 輸入 進(jìn)位信號(hào) RC的形成條件 用一片 74LS163構(gòu)成六進(jìn)制計(jì)數(shù)器。 QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 六個(gè) 穩(wěn)態(tài) 準(zhǔn)備清零： 使 RD ＝ 0 說明： 0101狀態(tài)占一個(gè) CP脈沖，要算在計(jì)數(shù)循環(huán)中。 +5V ET EP RC A B C D QB QC QD QA LD CLR 74LS163 CP amp。 1 1 如前所述， 在 QDQCQBQA = 0101 時(shí) ， 使 CLR ＝ 0 T P RC A B C D QB QC QD QA LOAD CLR 74LS163 amp。 +5V CP ?二者的邏輯簡圖和引腳排列圖相同 ?74LS160和 74LS163功能上基本相同 ? 74LS160和 74LS163都是同步計(jì)數(shù)器 ? 不同之處： 74LS160 十進(jìn)制計(jì)數(shù) 異步 清零 74LS163 4位二進(jìn)制計(jì)數(shù) （ 十六進(jìn)制計(jì)數(shù)） 同步 清零 74LS160與 74LS163相比較 ? 時(shí)間校準(zhǔn) 一、將需要校對(duì)的時(shí)或分計(jì)數(shù)電路的脈沖輸入端切換到秒信號(hào)，使之用快脈沖計(jì)數(shù)，當(dāng)?shù)竭_(dá)校準(zhǔn)時(shí)間再切換回正確的輸入信號(hào)。 二、消抖動(dòng)開關(guān) 電路設(shè)計(jì)與器件選擇 校時(shí)電路 ? 跳線法 利用譯碼器將時(shí)計(jì)數(shù)器輸出進(jìn)行譯碼，在譯碼輸出處通過跳線設(shè)置起鬧點(diǎn)。 電路設(shè)計(jì)與器件選擇 鬧鐘電路 A07 4 L S 1 3 8Y0A1A2E2 AE1E2 BY1Y2Y3Y4Y5Y6Y715141312111097123456123456781615141312111097 4 L S 1 3 8A0G N DVCCY0Y1Y2Y3Y4Y5Y6A1A2E2 AE2 BE1Y7( a ) ( b )圖 74LS138 (a) 符號(hào)圖 。 (b) 管腳圖 74LS138譯碼器 —— 38譯碼 輸 入 輸 出 E1 A2 A1 A0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1
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