[計(jì)算機(jī)硬件及網(wǎng)絡(luò)]第一章概述(編輯修改稿)
2025-02-15 08:56 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 按照數(shù)字系統(tǒng)的功能描述，把系統(tǒng)劃分為若干個(gè)功能模塊然后再把每個(gè)模塊劃分為不同層次，由高層到低層逐步細(xì)化。 EDA特點(diǎn)： 1. 每一層次劃分時(shí)都要對(duì)芯片工作速度，芯片成本等目標(biāo)進(jìn)行優(yōu)化。最后使用芯片廠商提供的編譯器執(zhí)行布線布局優(yōu)化 2. 采用 硬件描述語(yǔ)言 (HDL)作為設(shè)計(jì)工具，把復(fù)雜的電路設(shè)計(jì)用形象化的語(yǔ)言方式表示出來(lái)。描述硬件電路的功能，信號(hào)連系關(guān)系及時(shí)序關(guān)系。它能比電路原理圖更能有效地表示電路的特征。 EDA的優(yōu)點(diǎn)： ，大大提高設(shè)計(jì)效率和設(shè)計(jì)質(zhì)量?？s短設(shè)計(jì)周期。 ，保證了設(shè)計(jì)的正確性，使得設(shè)計(jì)能夠一次成功。 ASIC芯片。 硬件描述語(yǔ)言 (HDL) 常見(jiàn)的 HDL語(yǔ)言 VHDL。 Verilog HDL。 ABEL。 AHDL。 System Verilog。 SystemC 所以， HDL生成的數(shù)字電路工作速度比 C代碼 快幾十倍甚至上百倍 主流的 HDL分為 VHDL和 Verilog VHDL誕生于 1982年。在 1987年底，VHDL被 IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。自 IEEE公布了 VHDL的標(biāo)準(zhǔn)版本， IEEE 1076（簡(jiǎn)稱 87版 )之后，各EDA公司相繼推出了自己的 VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL接口。此后 VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。 Verilog HDL是美國(guó)某公司在1983年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開(kāi)發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。 1995成為 IEEE標(biāo)準(zhǔn)，即IEEE Standard 13641995。 由于 Verilog的設(shè)計(jì)者是硬件工程師，所以不可避免地 Verilog 就偏重于硬件一些，故 Verilog 的底層統(tǒng)合做得非常好。 而 VHDL的邏輯綜合就較之 Verilog 要出色一些。所以， Verilog 著重強(qiáng)調(diào)集成電路的綜合，而 VHDL強(qiáng)調(diào)于組合邏輯的綜合。 選擇： 如果偏重于集成電路的設(shè)計(jì)，則只需Verilog 就可以了，若要進(jìn)行大規(guī)模系統(tǒng)設(shè)計(jì)，就必須學(xué)習(xí) VHDL。 本課程將學(xué)習(xí) VHDL 軟件工具 當(dāng)前世界主流的兩大廠商 ： Altera和 Xilinx
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