課程設(shè)計(jì)--可調(diào)幅度簡易波形刺激發(fā)生器設(shè)計(jì)(編輯修改稿)
2025-02-13 03:34 本頁面
【文章內(nèi)容簡介】 中裝載需要轉(zhuǎn)換成模擬信號(hào)的數(shù)字信號(hào)數(shù)據(jù)；若CS為低，則通過移位，把數(shù)據(jù)串行送給TLC5615芯片的輸入端（每個(gè)SCLK上升沿移一位送出數(shù)據(jù)）。另外，本模塊還需一個(gè)分頻，實(shí)驗(yàn)板的時(shí)鐘信號(hào)為50MHZ， 需將它分頻以適應(yīng)TLC5615要求的時(shí)鐘信號(hào)。本設(shè)計(jì)中采用的方案是：一是當(dāng)計(jì)數(shù)器計(jì)數(shù)到偶數(shù)分N/21時(shí)，將輸出電平進(jìn)行一次翻轉(zhuǎn)，同時(shí)給計(jì)數(shù)器一個(gè)復(fù)位信號(hào)，如此循環(huán)。在Quartus II軟件編寫VHDL程序，經(jīng)過編譯和時(shí)序仿真，可得到如下（）的仿真波形及元件模塊圖（）。從波形圖上可以看到，分頻器得到了將系統(tǒng)時(shí)鐘50分頻后的時(shí)鐘信號(hào)。原理圖設(shè)計(jì)及仿真分析將各個(gè)模塊用線連接起來，得到頂層文件電路圖，：硬件實(shí)驗(yàn)結(jié)果及時(shí)序分析結(jié)果本課程設(shè)計(jì)是幅值可調(diào)的波形發(fā)生器，根據(jù)引腳所鎖定圖將系統(tǒng)中的各個(gè)輸入輸出端口鎖定到合適的引腳上。其中clk為FPGA系統(tǒng)時(shí)鐘；A、B、C、D代表四個(gè)撥碼開關(guān)的值。 當(dāng)引腳鎖定完畢后，將程序下載到試驗(yàn)箱中，連好示波器，在輸入端輸入相應(yīng)的值即可得到相應(yīng)的輸出波形。具體的硬件仿真波形如下：在clk端輸入50MHz的時(shí)鐘信號(hào)，amp。B輸入“01”時(shí)得到的是正弦波波形。改變Camp。D的值可以該變輸出波形的幅值。當(dāng)為“00” ；當(dāng)Camp。D為“01”；當(dāng)Camp。D為“10”。圖b圖a圖camp。B輸入“10”時(shí)得到的是方波波形。同理，改變Camp。D的值可以該變輸出波形的幅值。圖a圖b圖camp。B輸入“11”時(shí)得到的是三角方波波形。同理，改變Camp。D的值可以該變輸出波形的幅值。圖b圖a圖c結(jié)果分析： 從實(shí)驗(yàn)結(jié)果來看，設(shè)計(jì)成功完成了三種波形的設(shè)計(jì)。當(dāng)選擇撥碼開關(guān)SWSW2的不同組合時(shí)，波形輸出發(fā)生變化；當(dāng)選擇撥碼開關(guān)SWSW4的不同組合時(shí)，實(shí)現(xiàn)了波形幅度的調(diào)節(jié)。由于設(shè)計(jì)過程中存在不可避免的誤差，輸出波形的形狀及輸出幅值均與標(biāo)準(zhǔn)有些微偏差，但都保持在約束范圍內(nèi)。綜上所述，本次設(shè)計(jì)的信號(hào)發(fā)生器，達(dá)到了設(shè)計(jì)所定要求，完成了要求所需的各個(gè)功能?？偨Y(jié)本次設(shè)計(jì)五人一組，為時(shí)兩個(gè)星期。期間，小組成員之間分工明確，合作默契，進(jìn)行了多次討論分析，使得本次課程設(shè)計(jì)得以順利完成。對于EDA的編程，其編程語言本身不會(huì)很難，關(guān)鍵在于編程的內(nèi)在邏輯。經(jīng)過一個(gè)學(xué)期的理論學(xué)習(xí)，我們對EDA有了個(gè)初步的認(rèn)識(shí)，而通過這次的課程設(shè)計(jì)，我們對EDA又有了更深一步的理解，鍛煉了我們的動(dòng)手能力和思維能力。在設(shè)計(jì)過程中遇到不少問題，如鍵盤控制。鍵盤在7段數(shù)碼管顯示時(shí)，由于按下鍵一短時(shí)間后應(yīng)放開按鍵，這樣勢必會(huì)對輸出顯示造成成影響，所以程序邏輯上應(yīng)該有鎖存功能。但這種方法在本設(shè)計(jì)中行不通，因?yàn)轱@示程序中的按鍵程序內(nèi)部是通過定義一個(gè)信號(hào)tmp來保存待顯示的數(shù)值的，而本設(shè)計(jì)中要鎖存的是一個(gè)動(dòng)態(tài)產(chǎn)生信號(hào)的輸入通道，若仍按照led顯示時(shí)按鍵的程序編寫方法，那么tmp內(nèi)鎖存的數(shù)據(jù)只是一個(gè)暫時(shí)的靜態(tài)數(shù)據(jù)，導(dǎo)致按鍵松開后輸出的數(shù)據(jù)只是一個(gè)恒定值，而不時(shí)動(dòng)態(tài)變化的波形數(shù)據(jù)。所以最后趙老師建議我們換成撥碼開關(guān)。從接觸到這個(gè)設(shè)計(jì)課題到設(shè)計(jì)成功，途中遇到了住多么困難，通過組員之間的相互討論及指導(dǎo)老師的指點(diǎn)，最終得以解決，在此對那些給過幫助的老師及同學(xué)表示感謝。本系統(tǒng)即實(shí)現(xiàn)了可以輸出三種波形的幅值可調(diào)的波形發(fā)生器，最后的測試結(jié)果表明，該設(shè)計(jì)正確有效，可以作為制作實(shí)物的理論依據(jù)。參考文獻(xiàn)1].潘松，黃繼業(yè) 《EDA技術(shù)實(shí)用教程（第三版）》科技出版社 2006年9月第三版2].趙小明 《EDA技術(shù)基礎(chǔ)實(shí)驗(yàn)指導(dǎo)書》重慶大學(xué)生物工程學(xué)院 2012年5月22附錄附錄1： 任務(wù)分工波形產(chǎn)生：余春蓉、尹玉妮、黃瑩瑩、李文滿、藍(lán)海強(qiáng)幅度控制：余春蓉、尹玉妮、藍(lán)海強(qiáng)波形選擇：黃瑩瑩、李文滿、藍(lán)海強(qiáng)DA轉(zhuǎn)換：藍(lán)海強(qiáng)報(bào)告：全體成員答辯ppt：藍(lán)海強(qiáng)附錄2：程序1. 分頻器程序LIBRARY IEEE。USE 。USE 。ENTITY FENPIN ISPORT(CLK :IN STD_LOGIC。 CLK1:OUT STD_LOGIC )。END。ARCHITECTURE FP OF FENPIN ISSIGNAL A:INTEGER:=0。SIGNAL Z:STD_LOGIC。BEGINPROCESS(CLK) BEGIN IF (CLK39。EVENT AND CLK=39。1
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