ic課程設計四位與非門電路設計(編輯修改稿)
2025-02-12 05:03 本頁面
【文章內容簡介】 rise=1 targ v(Y) val= rise=1.measure tran tpdr trig v(A) val= rise=1 targ v(Y) val= fall=1.measure tran tpdf trig v(A) val= fall=1 targ v(Y) val= rise=1.measure tpd param=39。(tpdr+tpdf)/239。 ****** transient analysis tnom= temp= ****** tf= targ= trig= tr= targ= trig= tpdr= targ= trig= tpdf= targ= trig= tpd= 課程二 組合邏輯加法器一 設計目的掌握用SSI器件實現(xiàn)全加器的方法。 掌握用MSI組合邏輯器件實現(xiàn)全加器的方法。 掌握集成加法器的應用。二 設計原理組合邏輯電路是數(shù)字電路中最常見的邏輯電路之一。組合邏輯電路的特點，就是在任意時刻電路的輸出僅取決于該時刻的輸入信號，而與信號作用前電路所處的狀態(tài)無關。本實驗是根據(jù)給定的邏輯功能，設計出實現(xiàn)這些功能的組合邏輯電路。不考慮低位進位，只本位相加，稱半加。實現(xiàn)半加的電路，為半加器?？紤]低位進位的加法稱為全加。實現(xiàn)全加的電路，為全加器。實現(xiàn)三個輸入變量（一位二進制數(shù)）全加運算功能的電路稱為1位全加器。實現(xiàn)多位二進制數(shù)相加有串行多位加法和并行多位加法兩種形式，其中比較簡單的一種電路是采用多個1位全加器并行相加，逐位進位的方式。1 加法器真值表：ABCCARRYSUM00000001010100101110100011011011010111112 邏輯圖3 電路圖三 課程設計的過程1 網(wǎng)表文件首先在orCAD中將上述原理圖繪制出，仿真后確保電路圖正確且能夠實現(xiàn)與非功能，然后生成網(wǎng)表文件。在文本文檔中寫出HSPICE軟件所要求的網(wǎng)表文件，并另存為*.sp文件。網(wǎng)表文件如下：* CMOS adder3 .OPTIONS LIST NODE POST.TRAN 200P 50NVdd Vdd 0 5VMNCH_10 10 A 5 5 NCH L= W=25U MNCH_20 5 B Gnd Gnd NCH L= W=25U MNCH_5 20 B Gnd Gnd NCH L= W=25U MNCH_6 9 10 20 20 NCH L= W=25U MNCH_CARRY 20 A Gnd Gnd NCH L= W=25U MNCH_8 20
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