[計(jì)算機(jī)硬件及網(wǎng)絡(luò)]第二章微機(jī)原理與接口技術(shù)(編輯修改稿)
2024-11-12 23:08 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 0 3111 3012 2913 2814 2715 2616 2517 2418 2319 2220 21AD 14 AD 11 AD 10 AD 9 AD 8 AD 7 AD 6 AD 5 AD 4 AD 3 AD 2 AD 1 AD 0 RDMN / MXHO L D ( RQ / GT0)BHE / S 76AA 17 / S 4A18/ S5/ SA16/ S3AD 15 ）V CC （ + 5 VM / IO ( S 2 )WR ( L OCK )HLDA ( RQ / GT1)DT / R ( S 1 )DEN ( S 0 )ALE ( Q S 0 ) AD12 13 AD 2. 兩種模式下含義不同的引腳信號(hào) ⑴ 最小模式下的引腳信號(hào) 1. 數(shù)據(jù)和地址引腳 2. 讀寫(xiě)控制引腳 3. 中斷請(qǐng)求和響應(yīng)引腳 4. 總線請(qǐng)求和響應(yīng)引腳 5. 其它引腳 1. 數(shù)據(jù)和地址引腳 AD7～ AD0（ Address/Data） ? 地址 /數(shù)據(jù) 分時(shí)復(fù)用 引腳，雙向、三態(tài) ? 在訪問(wèn)存儲(chǔ)器或外設(shè)的總線操作周期中，這些引腳在第一個(gè)時(shí)鐘周期輸出存儲(chǔ)器或 I/O端口的低 8位地址 A7～ A0 ? 其他時(shí)間用于傳送 8位數(shù)據(jù) D7～ D0 1. 數(shù)據(jù)和地址引腳 （續(xù) 1） A15～ A8（ Address） ? 中間 8位 地址引腳 ，輸出、三態(tài) ? 這些引腳在訪問(wèn)存儲(chǔ)器或外設(shè)時(shí)，提供全部20位地址中的中間 8位地址 A15～ A8 1. 數(shù)據(jù)和地址引腳 （續(xù) 2） A19/S6～ A16/S3（ Address/Status） ? 地址 /狀態(tài) 分時(shí)復(fù)用引腳，輸出、三態(tài) ? 這些引腳在訪問(wèn)存儲(chǔ)器的第一個(gè)時(shí)鐘周期輸出高 4位地址 A19～ A16 ? 在訪問(wèn)外設(shè)的第一個(gè)時(shí)鐘周期全部輸出低電平無(wú)效 ? 其他時(shí)間輸出狀態(tài)信號(hào) S6～ S3 2. 讀寫(xiě)控制引腳 ALE（ Address Latch Enable） ? 地址鎖存允許 ，輸出、三態(tài)、高電平有效 ? ALE引腳高有效時(shí)，表示復(fù)用引腳： AD7～AD0和 A19/S6～ A16/S3正在傳送地址信息 ? 由于地址信息在這些復(fù)用引腳上出現(xiàn)的時(shí)間很短暫，所以系統(tǒng)可以利用 ALE引腳將地址鎖存起來(lái) 2. 讀寫(xiě)控制引腳 （續(xù) 1） M/IO（ Memory/Input and Output） ? I/O或存儲(chǔ)器訪問(wèn) ，輸出、三態(tài) ? 該引腳輸出低電平時(shí)，表示 CPU將訪問(wèn) I/O端口，這時(shí)地址總線 A15～ A0提供 16位 I/O口地址 ? 該引腳輸出高電平時(shí)，表示 CPU將訪問(wèn)存儲(chǔ)器，這時(shí)地址總線 A19～ A0提供 20位存儲(chǔ)器地址 2. 讀寫(xiě)控制引腳（續(xù) 2） WR（ Write） ? 寫(xiě)控制 ，輸出、三態(tài)、低電平有效 ? 有效時(shí)，表示 CPU正在寫(xiě)出數(shù)據(jù)給存儲(chǔ)器或 I/O端口 RD（ Read） ? 讀控制 ，輸出、三態(tài)、低電平有效 ? 有效時(shí)，表示 CPU正在從存儲(chǔ)器或 I/O端口讀入數(shù)據(jù) 2. 讀寫(xiě)控制引腳（續(xù) 3） ? M/IO、 WR和 RD是最基本的控制信號(hào) ? 組合 后，控制 4種基本的總線周期 總線周期 M/IO WR RD I/O讀 低 高 低 I/O寫(xiě) 低 低 高 存儲(chǔ)器讀 高 高 低 存儲(chǔ)器寫(xiě) 高 低 高 2. 讀寫(xiě)控制引腳 （續(xù) 4） READY ? 存儲(chǔ)器或 I/O口就緒，輸入、高電平有效 ? 在總線操作周期中， 8088 CPU會(huì)在第 3個(gè)時(shí)鐘周期的前沿測(cè)試該引腳 ? 如果測(cè)到高有效， CPU直接進(jìn)入第 4個(gè)時(shí)鐘周期 ? 如果測(cè)到無(wú)效， CPU將插入等待周期 Tw ? CPU在等待周期中仍然要監(jiān)測(cè) READY信號(hào)，有效則進(jìn)入第 4個(gè)時(shí)鐘周期，否則繼續(xù)插入等待周期 Tw。 2. 讀寫(xiě)控制引腳 （續(xù) 5） DEN（ Data Enable） ? 數(shù)據(jù)允許 ，輸出、三態(tài)、低電平有效 ? 有效時(shí)，表示當(dāng)前數(shù)據(jù)總線上正在傳送數(shù)據(jù)，可利用他來(lái)控制對(duì)數(shù)據(jù)總線的驅(qū)動(dòng) DT/R（ Data Transmit/Receive） ? 數(shù)據(jù)發(fā)送 /接收 ，輸出、三態(tài) ? 該信號(hào)表明當(dāng)前總線上數(shù)據(jù)的流向 ? 高電平時(shí)數(shù)據(jù)自 CPU輸出（發(fā)送） ? 低電平時(shí)數(shù)據(jù)輸入 CPU（接收） 3. 中斷請(qǐng)求和響應(yīng)引腳 INTR（ Interrupt Request） ? 可屏蔽中斷請(qǐng)求，輸入、高電平有效 ? 有效時(shí)，表示請(qǐng)求設(shè)備向 CPU申請(qǐng)可屏蔽中斷 ? 該請(qǐng)求的優(yōu)先級(jí)別較低，并可通過(guò)關(guān)中斷指令CLI清除標(biāo)志寄存器中的 IF標(biāo)志、從而對(duì)中斷請(qǐng)求進(jìn)行屏蔽 3. 中斷請(qǐng)求和響應(yīng)引腳 （續(xù) 1） INTA（ Interrupt Acknowledge） ? 可屏蔽中斷響應(yīng)，輸出、低電平有效 ? 有效時(shí)，表示來(lái)自 INTR引腳的中斷請(qǐng)求已被 CPU響應(yīng)， CPU進(jìn)入中斷響應(yīng)周期 ? 中斷響應(yīng)周期是連續(xù)的兩個(gè)，每個(gè)都發(fā)出有效響應(yīng)信號(hào)，以便通知外設(shè)他們的中斷請(qǐng)求已被響應(yīng)、并令有關(guān)設(shè)備將中斷向量號(hào)送到數(shù)據(jù)總線 3. 中斷請(qǐng)求和響應(yīng)引腳 （續(xù) 2） NMI（ NonMaskable Inte
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