8位模型機(jī)設(shè)計(jì)－指令系統(tǒng)及通用寄存器設(shè)計(jì)(編輯修改稿)
2024-11-13 14:48 本頁面
【文章內(nèi)容簡(jiǎn)介】 （ 2） 指令所涉及的 微操作控制信號(hào) clk 時(shí)鐘輸入 rst 復(fù)位輸入 RWR 寄存器 (R0..R3)寫允許 （ 3） 系統(tǒng)實(shí)現(xiàn) LIBRARY IEEE。 USE 。 USE 。 ENTITY CPU2020 IS GENERIC( ALL_ZERO:STD_LOGIC_VECTOR(7 DOWNTO 0) := 00000000。 INT_ENTER: STD_LOGIC_VECTOR(7 DOWNTO 0) := 11100000。 INT_CODE : STD_LOGIC_VECTOR(7 DOWNTO 0) := 10111000。 DataWidth: integer :=8；――八位機(jī) ALL_ZERO : STD_LOGIC_VECTOR(15 DOWNTO 0) := 0000000000000000。 十六位機(jī) INT_ENTER: STD_LOGIC_VECTOR(15 DOWNTO 0) := 0000000011100000。 INT_CODE : STD_LOGIC_VECTOR(15 DOWNTO 0) := 0000000010111000。 DataWidth: integer := 16 )。 PORT ( ―― CPU 引腳描述 clk : IN STD_LOGIC。 主時(shí)鐘輸入 rst : IN STD_LOGIC。 復(fù)位輸入 keyin : IN STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 鍵輸入 portout : OUT STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 端口輸出 mem_d : INOUT STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 存貯器數(shù)據(jù)線 mem_a : OUT STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 存貯器地址線 mem_ah : OUT STD_LOGIC_VECTOR(15 DOWNTO 8)。 八位機(jī)時(shí)，高 8 位地址為 0 mem_rd : OUT STD_LOGIC。 存貯器讀信號(hào) mem_wr : OUT STD_LOGIC。 存貯器寫信號(hào) mem_bh : OUT STD_LOGIC。 存貯器高 8 位選擇信號(hào) mem_bl : OUT STD_LOGIC。 存貯器低 8位選擇信號(hào) mem_cs : OUT STD_LOGIC。 存貯器片選信號(hào) i_req : IN STD_LOGIC 中斷請(qǐng)求信號(hào) )。 END CPU2020。 ARCHITECTURE behavior OF CPU2020 IS 寄存器定義 SIGNAL A : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 SIGNAL W : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 SIGNAL R0 : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 SIGNAL R1 : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 SIGNAL R2 : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 SIGNAL R3 : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 SIGNAL L : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 SIGNAL D : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 SIGNAL R : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 SIGNAL R3 : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 SIGNAL ST : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 SIGNAL IA : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 SIGNAL PC : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 SIGNAL MAR : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 SIGNAL IR : STD_LOGIC_VECTOR(DataWidth1 DOWNTO 0)。 標(biāo)志定義 SIGNAL R_CY: STD_LOGIC。 進(jìn)位標(biāo)志寄存器 SIGNAL R_Z : STD_LOGIC。 零標(biāo)志寄存器 SIGNAL R_O : STD_LOGIC。 溢出標(biāo)志寄存器 SIGNAL R_S: STD_LOGIC。 符號(hào)標(biāo)志寄存器 SIGNAL R_P : STD_LOGIC。 奇偶標(biāo)志寄存器 SIGNAL R_A : STD_LOGIC。 輔助進(jìn)位標(biāo)志寄存器 SIGNAL R_I : STD_LOGIC。 中斷標(biāo)志寄存器 SIGNAL R_D : STD_LOGIC。 方向標(biāo)志寄存器 中斷定義 SIGNAL R_REQ: STD_LOGIC。 中斷請(qǐng)求寄存器 SIGNAL R_ACK: STD_LOGIC。 中斷響應(yīng)信號(hào) SIGNAL ICEN: STD_LOGIC。 取中斷指令信號(hào) SIGNAL EINT: STD_LOGIC。 中斷結(jié)束信號(hào) SIGNAL IREN: STD_LOGIC。 IR 寄存器寫允許 26 位微控制信號(hào) SIGNAL S0 : STD_LOGIC。 SIGNAL S1 : STD_LOGIC。 SIGNAL S2 : STD_LOGIC。 運(yùn)算器功能選擇 SIGNAL AEN : STD_LOGIC。 A 寫允許 SIGNAL FSTC : STD_LOGIC。 進(jìn)位置 1， CY=1 SIGNAL FCLC : STD_LOGIC。 進(jìn)位置 0， CY=0 SIGNAL RRD : STD_LOGIC。 讀寄存器組 R0R3，寄存器 R?的選擇由指令的最低兩位決定 SIGNAL RWR : STD_LOGIC。 寫寄 存器組 R0R3，寄存器 R?的選擇由指令的最低兩位決定 SIGNAL CN : STD
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