【文章內(nèi)容簡介】 ve of shiyan1 is begin process(a,b) begin c=a or b。 end process。 end behave。 其仿真結(jié)果： Quartus II Quartus II 是 Altera 提供的 CPLD/FPGA 開發(fā)集成環(huán)境， Altera 是世界最大可編程邏輯器件提供商之一。 Quartus II 在 21 世紀初推出，是 Altera 前一代CPLD/FPGA 開發(fā)集成環(huán)境 MAX+plusII 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在 QuartusII 上可以完成 EDA 的 整個工程設(shè)計流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行輸入設(shè)計、快速處理和器件編程。 Quartus II 支持原理圖、 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。 Quartus II 可以在 windows、 Linux 以及 Unix 上使用，除了可以使用 Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快 ，界面統(tǒng)一，功能集中，易學易用等特點。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復雜性、加快了設(shè)計速度。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三放 EDA 工具。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編 程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 Altera 在Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計輔助工具，集成了 SOPC 和 HardCopy 設(shè)計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便 的使用方法。 Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境 , 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于 Inter 的協(xié)作設(shè)計。Quartus 平臺與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。改進了軟件的 LogicLock 模塊 設(shè)計功能，增添 了 FastFit 編譯選項，推進了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。支持 MAX7000/MAX3000 等乘積項器件 。 下圖中所示的上排是 QuartusII 編譯設(shè)計主控界面，它顯示了 QuartusII自動設(shè)計 的各主要處理環(huán)節(jié)和設(shè)計流程，包括設(shè)計輸入編輯、設(shè)計分析和綜合、適配、編程文件匯編、時序參數(shù)提取以及編程下載幾個步驟。下排的流程框圖，是與上面的 QuartusII 設(shè)計流程相對照的標準的 DEA 開發(fā)流程。 這里以第四節(jié)中的或門為例 介紹 QuartusII 的使用方法： （ 1） 建立工作目錄 。 在 D 盤根目錄建立文件夾 shiyan1。 （ 2） 輸入源程序。 打開 QuartusII，選擇 file→ new→device design files→ VHDL file， 在彈出的文本框中輸入源程序 ，輸入完畢存盤 file→ save as，保存到上面建立的文件夾圖形或 HDL編輯 分析與綜合 適配器 編程文件匯編 時序分析器 設(shè)計輸入 綜合或編譯 適配器 件 下載 仿真 編程器 D:/shiyan1 中，文件名與實體名一致，即 。 當出現(xiàn)“ Do you want to ? ”時點“是”進入創(chuàng)建工程流程，若點否則按以下方法進入。 （ 3） 創(chuàng)建工程。 File→ new project wizard，彈出“工程設(shè)置”對話框 ，點最右上角的“?”按鈕找到 D:/shiyan1 文件夾并選中 。第二行為工程名，可以隨意取。第三行為實體名，必須與源程序中實體名一致。 設(shè)置完點“ next”。 （ 4） 將設(shè)計文件加入工程中。單機“ Add? ”按鈕加入相關(guān)的 vhdl 文件，這里加入 。設(shè)置完點“ next”。 （ 5） 選擇仿真器和綜合器的類型。此處用默認項 none，點“ next”進入下一項。 （ 6） 選擇目標芯片。 選擇 Cyclone 系列的 EP1C3T144C8。點“ next”彈出“工程設(shè)置統(tǒng)計”窗口，點“ finish”完成工程的創(chuàng)建。 （ 7） 編譯前設(shè)置及編譯。 菜單 assignments→ settings→ category→ device，選中 EP1C3T144C8 再點擊 deviceamp。pin options，再切換到 configuration 將 use configuration device 設(shè)置為 EPCS1。 設(shè)置完畢關(guān)閉各頁面，點 processing→ start pilation 開始全程編譯。 （ 8） 時序仿真 ，創(chuàng)建波形文件 。 選擇菜單 file→ new→other files→ vector waveform file 建 立空白的波形編輯器 ，然后點菜單 edit→ end time 設(shè)置整個仿真域的時間為 50us，保存波形文件 file→ save as，同 保存在一起，默認名為 。 （ 9） 編輯輸入波形。菜單 view→ utility windows→ node finder，在彈出的對話框中， filter 選擇 pins： all，然后單擊list 將在下放的 nodes found 窗口中列出 shiyan1 工程的所有端口引腳名，這里將列出 a、 b、 c， 將它們拖入波形編輯器中 用左側(cè)的按鍵設(shè)置成如下波形： （ 10） 仿真參數(shù) 設(shè)置。 菜單 assignment→ settings→category→ fitter settings→ simulator，選中 simulation coveragereporting，毛刺檢測 glitch detection 為 1ns，選中run simulation until all vector stimuli 全程仿真，選擇 power estimation 將 end time 設(shè)為 40ms。 （ 11） 啟動仿真器并觀察結(jié)果。選擇菜單 processing→start simulation，等待仿真結(jié)束出現(xiàn)結(jié)果，本例結(jié)果如 下： 5 risc cpu 的硬件結(jié)構(gòu) （ 1） 通用寄存器 GR0， GR1， GR2， GR3。 （ 2） 變址寄存器 GR1， GR2。 （ 3） 堆棧指示器 GR3 （ 4） 程序計數(shù)器 PC （ 1） 內(nèi)部寄存器 a. 指令寄存器 IR b. 地址寄存器 P0 c. 數(shù)據(jù)寄存器 P1 （ 2） 運算器 ALU （ 3） 控制器 CU TMP ALUU GR CU BCU P0 P1 PC_ROM IR ADD 指令編碼 指令 助記符 操作碼 暫停 HLT 000 算術(shù)加 ADD 001 ALU 的結(jié)果輸給累加器 LDA 010 邏輯與 ANDD 011 邏輯異或 XORR 100 輸出累加器數(shù)據(jù) STO 101 無條件轉(zhuǎn)移 JMP 110 零轉(zhuǎn)移 JZ 111 控制單元的設(shè)計 ．狀態(tài)機控制器 狀態(tài)機控制器接受復位信號 RST，當 RST 有效時通過信號 ena 使其為 0，輸入到狀態(tài)機中停止狀態(tài)機的工作。下圖為狀態(tài)機控制器的電路圖： library ieee。 use 。 entity machinectl is port(rst,fetch:in std_logic。 ena:out std_logic)。 end entity。 architecture behave of machinectl is begin process(rst,fetch) begin if(rst=39。139。)then ena=39。039。 else ena=39。139。 end if。 end process。 end behave。 ．狀態(tài)機 狀態(tài)機是 CPU 的控制核心，用于產(chǎn)生一系列的控制信號，啟動或停止某些部件。 CPU 何時進行讀指令讀寫 I/O 端口、 RAM 區(qū)等操作，都是由狀態(tài)機來控制的。狀態(tài)機的當前狀態(tài)，由變量 state 記錄， state 的值就是當前這個指令周期中經(jīng)過的時鐘數(shù)（從零記起）。 指令周期由 8 個時鐘周期 組成，每個時鐘周期都要完成固定的操作。 第 0 個時鐘，因為 CPU 狀態(tài)控制器的輸出 rd 和 load_ir 為高電平，其余均為低電平。指令寄存器寄存由 ROM 送來的高 8 位指 令代碼。 第 1 個時鐘，與上一時鐘相比只是 inc_pc 從 0 變?yōu)?1，故 PC 增 1， ROM 送來低 8 位指令代碼，指令寄存器寄存該 8 位代碼。 第 2 個時鐘，空操作。 第 3 個時鐘， PC 增 1，指向下一條指令。若操作符為 HALT，則輸出信號HALT 為高；，如果操作符不為 HALT，除了 PC 增 1 外（指向下一條指令），其它各控制線輸出為零。 第 4 個時鐘，若操作符為 ANDD， ADD， XORR 或 LDA，讀相應(yīng)地址的數(shù)據(jù)；若為 JMP，將目的地址送給程序計數(shù)器 ，若為 STO，輸出累加器數(shù)據(jù) 。 第 5 個時鐘 ， 若操作符為 ANDD， ADD， XORR 或 LDA，算術(shù) 運算器就進行相應(yīng)的運算；若為 JZ，先判斷累加器的值是否為 0，如果為 0， 將目的地址送給程序計數(shù)器，否則 空操作 ；若為 JMP，鎖存目的地址 ；若為 STO，將數(shù)據(jù) 寫入地址處；若為 LDA，就把數(shù)據(jù)通過算術(shù)運算器送給累加器 。 第 6 個時鐘，空操作。 第 7 個時鐘，若操作符為 JZ 且累加器值為 零 ，則 鎖存目的地址 ，否則 空操作 。 程序： library ieee。 use 。 entity machine is port(clk1,zero,ena:in std_logic。 code:in std_logic_vector(2 downto 0)。 inc_pc,load_acc,load_pc,rd,wr:out std_logic。 load_ir,datactl_ena,halt:out std_logic)。 constant HLT: std_logic_vector(