ic課程設(shè)計(jì)四位與非門(mén)電路設(shè)計(jì)(編輯修改稿)
2025-07-11 10:21 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 分析： * cmos quanjianqi .measure tran tf trig v(Y) val= fall=1 targ v(Y) val= fall=1 .measure tran tr trig v(Y) val= rise=1 targ v(Y) val= rise=1 .measure tran tpdr trig v(A) val= rise=1 targ v(Y) val= fall=1 .measure tran tpdf trig v(A) val= fall=1 targ v(Y) val= rise=1 .measure tpd param=39。(tpdr+tpdf)/239。 ****** transient analysis tnom= temp= ****** tf= targ= trig= tr= targ= trig= tpdr= targ= trig= tpdf= targ= trig= tpd= 課程二 組合邏輯加法器 一 設(shè)計(jì)目的 掌握用 SSI器件實(shí)現(xiàn)全加器的方法。 掌握用 MSI組合邏輯器件實(shí)現(xiàn)全加器的方法。 掌握集成加法器的應(yīng)用。 二 設(shè)計(jì)原理 組合邏輯電路是數(shù)字電路中最常見(jiàn)的邏輯電路之一。組合邏輯電路的特點(diǎn)， 第 8 頁(yè) 共 12 頁(yè) 就是在任意時(shí)刻電路的輸出僅取決于該時(shí)刻的輸入信號(hào)，而與信號(hào)作用前電路所處的狀態(tài)無(wú)關(guān)。本實(shí)驗(yàn)是根據(jù)給定的邏輯功能，設(shè)計(jì)出實(shí)現(xiàn)這些功能的組合邏輯電路。 不考慮低位 進(jìn)位，只本位相加，稱(chēng)半加。實(shí)現(xiàn)半加的電路，為半加器?？紤]低位進(jìn)位的加法稱(chēng)為全加。實(shí)現(xiàn)全加的電路，為全加器。實(shí)現(xiàn)三個(gè)輸入變量（一位二進(jìn)制數(shù)）全加運(yùn)算功能的電路稱(chēng)為 1 位全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加有串行多位加法和并行多位加法兩種形式，其中比較簡(jiǎn)單的一種電路是采用多個(gè) 1位全加器并行相加，逐位進(jìn)位的方式。 1 加法器真值表： A B C CARRY SUM 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 2 邏輯圖 第 9 頁(yè) 共 12 頁(yè) 3 電路圖 三 課程設(shè)計(jì)的過(guò)程 1 網(wǎng)表文件 首先在 orCAD中將上述原理圖繪制出，仿真后確保電路圖正確且能夠?qū)崿F(xiàn)與非功能，然后生成網(wǎng)表文件。在文本文檔中寫(xiě)出 HSPICE 軟件所要求的網(wǎng)表文件，并另存為 *.sp文件。 網(wǎng)表文件如下： * CMOS adder3 .OPTIONS LIST NODE POST .TRAN 200P 50N Vdd Vdd 0 5V MNCH_10 10 A 5 5 NCH L= W=25U MNCH_20 5 B Gnd Gnd NCH L= W=25U MNCH_5 20 B Gnd Gnd NCH L= W=25
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