eda課程設(shè)計(jì)--簡(jiǎn)易頻率計(jì)設(shè)計(jì)(編輯修改稿)
2025-07-11 10:15 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 begin =0。 DIVIDE_CLK=~DIVIDE_CLK。 end else 山東建筑大學(xué)課程設(shè)計(jì)說(shuō)明書 5 =+1。 end //頻率計(jì)數(shù)控制信號(hào)的產(chǎn)生：產(chǎn)生 LOAD 信號(hào)和 COUNTER_CLR 信號(hào) always @(posedge SIGNAL_TEST) begin A1=~DIVIDE_CLK。 end always @(posedge SIGNAL_TEST) begin A2=A1。 end always @(A1 or A2) begin LOAD=A1amp。amp。(!A2)。 end always @(posedge SIGNAL_TEST) COUNTER_CLR=LOAD。 //產(chǎn)生驅(qū)動(dòng)計(jì)數(shù)模塊的信號(hào) GATED_CLK，也就是被計(jì)數(shù)模塊檢測(cè)的信號(hào) assign GATED_CLK=SIGNAL_TESTamp。DIVIDE_CLK。 endmodule 計(jì)數(shù)器模塊： module FREQUENCY_COUNTER_BLOCK(COUT,FLOW_UP,CLOCK_IN,RESET,LOAD,COUNTER_CLR)。 output[15:0] COUT。 output FLOW_UP。 input CLOCK_IN。 input LOAD。 input COUNTER_CLR。 input RESET。 reg[15:0] TEMP。 reg FLOW_UP。 山東建筑大學(xué)課程設(shè)計(jì)說(shuō)明書 6 parameter B_SIZE=16。 //二進(jìn)制位寬，為便于移植，所有定義了成參數(shù) reg[B_SIZE+3:0] bcd。 //轉(zhuǎn)換后的 BCD 碼的位數(shù)要比二 進(jìn)制多 4 位 reg[B_SIZE1:0] binary。 reg[B_SIZE1:0] bin。 reg[B_SIZE+3:0] result。 //計(jì)數(shù)器完成計(jì)數(shù)得到二進(jìn)制表示的頻率數(shù)值 always @(CLOCK_IN or RESET or LOAD or COUNTER_CLR) begin if(RESET|COUNTER_CLR) begin TEMP=0。 FLOW_UP=0。 end else if(LOAD) binary=TEMP。 else if(TEMP9999) begin FLOW_UP=1。 binary=9999。 end else if(CLOCK_IN) TEMP=TEMP+1。 end //將二進(jìn)制表示（或十六進(jìn)制表示）的數(shù)轉(zhuǎn)換為 BCD 碼的形式，便于數(shù)碼管譯碼顯示 always @(binary or RESET) begin bin=binary。 result=0。 if(RESET) bcd=0。 else begin 山東建筑大學(xué)課程設(shè)計(jì)說(shuō)明書 7 repeat(B_SIZE1) begin result[0]=bin[B_SIZE1]。 if(result[3:0]4) result[3:0]=result[3:0]+439。d3。 if(result[7:4]4) result[7:4]=result[7:4]+439。d3。 if(result[11:8]4) result[11:8]=result[11:8]+439。d3。 if(result[15:12]4) result[15:12]=result[15:12]+439。d3。 if(result[19:16]4) result[19:16]=result[19:16]+439。d3。 result=resul
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