【文章內(nèi)容簡介】 。 閃速與積分型 ADC 單路，雙路和多斜率 ADC 可實 現(xiàn) 16 位或更高的分辨率是相對便宜和消耗更少的功率。這些器件支持非常低的轉(zhuǎn)換率，通常小于每秒幾百個樣本。大多數(shù)應(yīng)用程序是在儀器儀表和工業(yè)市場監(jiān)測直流信號。這種 結(jié)構(gòu) 對Σ Δ轉(zhuǎn)換器來說具有競爭性。 閃速與Σ Δ ADC 閃速 ADC 不同這種 結(jié)構(gòu) 競爭，因為目前所能達(dá)到的轉(zhuǎn)換率相差可達(dá)兩個數(shù)量級。Σ Δ結(jié)構(gòu)適合于低得多的帶寬，典型地在 1MHz 以下，應(yīng)用程序的分辨率范圍在12到 16 位。這些轉(zhuǎn)換器在 ADC 中可以達(dá)到最高的分辨率。他們需要更簡單的抗混疊濾波器（如需要），以限制波段轉(zhuǎn)換之前的信號。他們轉(zhuǎn)換速度的分辨率經(jīng)過過采樣， 然后通過過濾，以減少噪音。然而，這些裝置對多通道應(yīng)用并非總是有效的。 此體系結(jié)構(gòu)可以通過使用采樣數(shù)據(jù)過濾器（也稱為調(diào)制器）或連續(xù)時間濾波器來實現(xiàn)。對于較高頻率的轉(zhuǎn)化率的連續(xù)時間 結(jié)構(gòu) 在轉(zhuǎn)換率為 68位的低分辨率范圍內(nèi)速度達(dá)到在上百 Msps 是可能的。這種方法還處于早期研發(fā)階段，并提供競爭在較低的轉(zhuǎn)換率范圍閃存的替代品。閃速 ADC 另一個有趣的用途是Σ Δ電路內(nèi)部存在的構(gòu)造塊，增加了 ADC 的轉(zhuǎn)換速度。 子區(qū)域 ADC 對于一個給定的分辨率，當(dāng)需要更高分辨率的轉(zhuǎn)換器或更小的芯片尺寸和功耗，多級轉(zhuǎn)換被應(yīng)用了。這種體系結(jié)構(gòu) 被稱為一個子區(qū)域轉(zhuǎn)換器。有時也被稱為多步或半閃速轉(zhuǎn)換器。這種結(jié)合的思想來自逐次逼近和閃存 結(jié)構(gòu) 。子區(qū)域的 ADC 通過運行一個較低的分辨率閃速轉(zhuǎn)換器降低被轉(zhuǎn)換的比特為較小的基團(tuán)。相比閃速轉(zhuǎn)換器（圖 ）這種方法減少了比較器的數(shù)量，降低邏輯的復(fù)雜性。與閃存相比，結(jié)果是轉(zhuǎn)換速度較慢。 MAX153 實現(xiàn)了具有 8位， 1Msps 的 ADC 子范圍 結(jié)構(gòu) 。該電路采用的兩步法。第一步，用一個 4 位轉(zhuǎn)換器轉(zhuǎn)換完成。創(chuàng)建 A殘基，其中 4比特轉(zhuǎn)換的結(jié)果轉(zhuǎn)換回模擬信號（具有 8位精度的 DAC），并從輸入信號中減去。該殘基是由 4位 ADC再次轉(zhuǎn)換 和所述第一和第二遍的結(jié)果進(jìn)行組合，以提供 8 位數(shù)字輸出。 了解流水線型 ADC 本節(jié)介紹了流水線 ADC 的 結(jié)構(gòu) 和運作。它討論了流水線型 ADC，如 構(gòu) 建，延時，數(shù)字糾錯，元件精度和數(shù)字校準(zhǔn)的關(guān)鍵性能特征。該流水線 ADC已經(jīng)成為最流行的 ADC 結(jié)構(gòu) ，采樣率從每秒數(shù)兆樣本（ MSPS）到 100MSPS，由 8位分辨率到更快的高達(dá) 16 位的分辨率。 這類解決方案和采樣率涵蓋了廣泛的應(yīng)用，包括 CCD 成像，超聲醫(yī)療成像，數(shù)字接收機(jī)，基站，數(shù)字視頻（例如 HDTV）， xDSL，電纜調(diào)制解調(diào)器和快速以太網(wǎng)。低采樣率的應(yīng)用仍然是逐 次逼近寄存器（ SAR）的定義域和集成 結(jié)構(gòu) （以及最近的過采樣 /Σ Δ型 ADC），而最高取樣率（幾百 MS 每秒或更高），仍然使用閃速 ADC 及其變 形 。但是，它是安全地說，在最近幾年各種形式的流水線 ADC的速度，分辨率，動態(tài)性能大大提高，并且功耗 降 低。 流水線 ADC 結(jié)構(gòu) 圖 顯示了一個 12 位流水線 ADC 一個可能的框圖。在這里，模擬輸入電壓VIN 首先取樣，并用一個采樣保持（ S＆ H）保持穩(wěn)定，而在第一階段的閃速 ADC量化到 3 位。 3位輸出，然后輸入到一個 3位 DAC（精確到大約 12 位），以及從輸入中減去模擬輸出。這 個“殘基”，然后獲得了由 4 倍并送入下一階段（階段2 ） 。這樣獲得的殘渣繼續(xù)通過管道，提供每階段 3 比特，直到達(dá)到 4 位快閃型 ADC ，它解決了最后 4LSB 比特。因為從每個階段中的位在不同的時間點是確定的，被饋送到數(shù)字糾錯邏輯之前用移位寄存器對準(zhǔn)所有相應(yīng)于相同樣品中位的進(jìn)行時間。需要注意的是，只要某一個階段完成處理的樣品中，確定位，并通過將殘余物到下一個階段，它可以開始處理下一個樣本，由于取樣和保持嵌入在每個階段內(nèi)，這種流水線操作占了高吞吐量。 潛在 因為每個樣品都有貫穿整個 通 道傳播及其所有相關(guān)位可用于數(shù)字誤差 校正邏輯結(jié)合之前，數(shù)據(jù)延遲與流水線 ADC 的關(guān)聯(lián)。在圖 的例子中，這個等待時間大約是三個周期。 數(shù)字誤差校正 最現(xiàn)代的流水線 ADC 的采用所謂的“數(shù)字誤差校正”技術(shù)，來大大降低閃速 ADC（因此單個比較器）精確度的要求。在圖 ， 3位殘基在求和節(jié)點的輸出只有原始階段輸入端（ VIN）動態(tài)范圍的八分之一，然而在隨后的增益只有 4。因此，在階段 2 中輸入到階段 2的只占據(jù)了 3位 ADC 一半的范圍，（即，當(dāng)在階段 1不存在前 3 位錯誤的轉(zhuǎn)換）。 當(dāng)應(yīng)用模擬輸入接近這個比較器的觸發(fā)點，如果比較器中的一個在前 3位的閃速 ADC 具有顯著偏移，因此一個錯誤的 3位代碼，不正確的 3位 DAC 輸出會導(dǎo)致產(chǎn)生不同的殘基。言下之意是，在圖 中整個 ADC沒有準(zhǔn)確的閃速 ADC。 事實上，在階段一至四的 3位閃速 ADC 只需要大約 4 位的精度。數(shù)字誤差校正不會糾正在最后 4 位閃存轉(zhuǎn)換造成的錯誤。然而，這里的任何錯誤是由前 4位閃存大增益造成的，要求最后階段只有超過 4 位才是準(zhǔn)確的。在圖 中，雖然每個階段產(chǎn)生 3位原始比特，因為級間增益為只有 4，每個階段（階段一至四個）有效地解決僅 2 比特。因此整個 ADC 的比特的有效數(shù)量為 2+2+2+2+4=12 比特。 元件精度 數(shù)字誤差校正確實在個別 DAC 和放大器的增益有不正確的增益或線性誤差。特別是，在前端采樣和容納， DAC 需要大約 12 位精度，而在后續(xù)階段中的組件需要更少的精度（例如，階段 2 為 10 位，階段 3為 8位，等等），因為他們的誤差項是由預(yù)割讓間增益（次）分頻。事實是常常利用通過使流水線階段逐漸變小，以進(jìn)一步節(jié)省功耗。 在大多數(shù)流水線設(shè)計 CMOS 或 Bi CMOS 技術(shù)， S＆ H， DAC，求和節(jié)點，以及增益放大器 ADC 時，實現(xiàn)一個單一的開關(guān)電容電路塊通常被稱為乘法 DAC（ MDAC）。主要的限制因素 是 MDAC 精度與固有電容 器不匹配。實現(xiàn)純粹雙極比較復(fù)雜，將主要受到電阻不匹配電流源 DAC 和級間增益放大器 的影響 。在一般情況下，大約12位的精度或更高時，某種形式的電容 /電阻微調(diào)或數(shù)字校準(zhǔn)是必需的，尤其是在你 前第幾個階段。 數(shù)字校準(zhǔn) MAX1200， MAX1201 和 MAX1205 型 ADC，采樣率分別為 16 位， 14 位和 2 位。 MAX系列采用數(shù)字化校準(zhǔn)，以確保其出色的精度和動態(tài)性能。 MAX1200 系列是 CMOS流水線 ADC，具有 4個 4位級（含 1位重疊），并 且具 有一個 5位閃速 ADC，在圖 中可以看出，一共有 3+3+3+3+5=17 個 原 始比特。按數(shù)字校準(zhǔn)量化誤差額外的 13位都需要比 ADC 本身更高的精度，讓無論是 14位還是整體的 16 位都會被丟棄。 在第三階段的開始校準(zhǔn)來自乘法數(shù)字 模擬轉(zhuǎn)換器（ MDAC）；超越第三階段的MDAC 誤差項足夠小，沒有必要校正。第三級的輸出由其余流水線 ADC 進(jìn)行數(shù)字化，并將誤差項保存在 RAM 上。一旦第三 MDAC 被校準(zhǔn)后，它可以以類似的方式來校準(zhǔn)第二 MDAC。同樣，一旦在第二和第三 MDAC被校準(zhǔn)，它們用來校準(zhǔn)第一 MDAC。均是使用同樣的方法（尤其是在第一和第二 MDAC），以保證校準(zhǔn)是無噪聲的。在正常轉(zhuǎn)換 時 ，這些誤差 項被從 RAM 中調(diào)出，用于調(diào)整數(shù)字誤差校正邏輯輸出。 流水線 ADC 與 SAR ADC 在一個逐次逼近寄存器（ SAR） ADC，位是由一個單一的高速，高精度點到點的比較器，從 MSB 下降到 LSB，來決定的，位由模擬輸入與輸出由預(yù)先更新的 DAC比較決定，并依次接近模擬輸入。 SAR這一系列性質(zhì)限制了它的運行速度，不超過幾 MS /s，還是慢于非常高的分辨率（ 1416位）。但是，流水線 ADC，采用了并行結(jié)構(gòu)，其中每個階段同時工作于 1 個至數(shù)位（連續(xù)樣本內(nèi)）。雖然在 SAR 只有一個比較器，但是該比較器比較快（主頻約為 x比特數(shù) 的采樣率）和 ADC 本身也很精確。與此相反，沒有一個流水線 ADC 內(nèi)部的比較器需要這種速度和準(zhǔn)確性。 然而，一個流水線 ADC 比同等 SAR 通常顯著需要最多的硅片面積。 SAR 也只顯示一個周期（一個周期 =1/F sample）的延遲，其他典型的 通 道大約 在 三個或以上的周期。就像一個 通 道， SAR 一般超過 12 位的精度，通常需要某種形式的微調(diào)或校準(zhǔn)。 流水線 ADC 與 Flash ADC 盡管流水線 ADC 固有并行性，仍需要在 DAC 和級間增益放大器準(zhǔn)確模擬放大，因而具有顯著的線性穩(wěn)定時間。純粹閃速 ADC，一方面，有比較器堆棧，其次 是鎖存每個寬帶和低增益前置放大器。該前置放大器，不像流水線 ADC 的放大器，需要提供的增益甚至不必須是線性的或準(zhǔn)確的，只有比較器的觸發(fā)點必須是準(zhǔn)確的。結(jié)論是，一個流水線 ADC 在速度上與精心設(shè)計的閃速 ADC 是無法比擬的。 雖然極快的 8 位閃速 ADC（或它們的折疊 /內(nèi)插變 形 ），取樣率高達(dá) （例如， MAX104/MAX106/MAX108），但很難找到一個 10 位閃存，而 12 位（或以上）閃速 ADC 不是商業(yè)上可行的產(chǎn)品。這完全是因為為解決每一個額外的位比較器的數(shù)目在一瞬間上升到 2 倍，并在同一時間每個比較器必須 是準(zhǔn)確的兩倍。然而，在傳遞中，分辨率一階的復(fù)雜性只線性地增大，而不是指數(shù)增大。采樣速率由兩個 通 道和閃 速 獲取，流水線 ADC 往往比閃速有低得多的功耗。一個通道也往往不容易達(dá)到比較器的元穩(wěn)定。 在一瞬間比較器元穩(wěn)定可能會導(dǎo)致 閃速 代碼錯誤（其中 ADC提供不可預(yù)知的，不穩(wěn)定的轉(zhuǎn)換結(jié)果條件）。 流水線 ADC 與Σ Δ轉(zhuǎn)換器 ADC 傳統(tǒng)上，過采樣 /Σ Δ型轉(zhuǎn)換器的數(shù)字音頻常用在有限的帶寬，大約 22kHz 左右。 但最近一些高帶寬Σ Δ型轉(zhuǎn)換器已經(jīng)達(dá)到 12MHz 的帶寬與 1216 位分辨率。這些通常是非常高階（例如，四階甚至更 高）的Σ Δ調(diào)制器，集成了多比特 ADC和多位反饋 DAC，其主要應(yīng)用在 ADSL。Σ Δ轉(zhuǎn)換器無需特殊修剪 /校準(zhǔn)的本質(zhì)，甚至對 16? 18 位分辨率也同樣有用。 他們還要求抗混疊濾波器的模擬輸入沒有陡降，因為采樣速率比有效帶寬高得多 。后端數(shù)字濾波器考慮到這個問題。Σ Δ轉(zhuǎn)換器的過采樣特性在任何系統(tǒng)噪聲模擬輸入也趨于“平滑”。然而，Σ Δ轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換的速度解決方法。需要采樣多次（例如，至少 16 倍，但通常高得多），以生成一個最終的樣品，在Σ Δ調(diào)制器的內(nèi)部的模擬元件操作比最終數(shù)據(jù)速率快得多。 數(shù)字抽取濾波器也是平凡的 設(shè)計和占用了大量硅片面積。預(yù)期在不久的將來最快 的 高分辨率Σ Δ型轉(zhuǎn)換器，帶寬不會超過幾兆赫。像流水線型 ADC，Σ Δ轉(zhuǎn)換器還具有延時。 半流水線 ADC 與半閃速 ADC（二步法） 兩步閃速可以概括為兩個階段的傳輸。然而，隨著位的數(shù)目上升（例如， 12 位或更高）與數(shù)字誤差校正，每個階段都需要納入的 6至 7位閃速 ADC。級間增益放大器也需要非常高的增益。因此，對于更高的分辨率，使用超過兩個階段是明智的。 流水線 ADC 是從采樣速率幾 MS 每秒到高達(dá) 100MS 每秒精選的體系結(jié)構(gòu)。轉(zhuǎn)換器，提供高速，高分辨率和低功耗的同時，復(fù)合 物比特數(shù)上升僅僅是線性的（不是指數(shù)）。他們應(yīng)用廣泛，特別是在數(shù)字通信領(lǐng)域，其中一個轉(zhuǎn)換器的動態(tài)性能往往比傳統(tǒng)的 DC規(guī)格更重要，如微分非線性（ DNL）和積分非線性（ INL）。在大多數(shù)應(yīng)用 中 他們的數(shù)據(jù)延遲是很少關(guān)注的。 數(shù)字 模擬控制 DAC，一方面，輸入一個二進(jìn)制數(shù)，并輸出一個模擬電壓或電流信號。如圖 以方框圖的形式顯示信息。盡管數(shù)碼設(shè)備已經(jīng)很普及，但是現(xiàn)實世界中信號通常由模擬信號表示。數(shù)字控制系統(tǒng)通過使用 ADC將模擬信號轉(zhuǎn)換為數(shù)字來處理現(xiàn)實世界的模擬信號。再使用 DAC 來轉(zhuǎn)換回模擬信號。 Maxim 提供從 8 到 16 位完整產(chǎn)品線精度的 DAC。找到一個能滿足應(yīng)用程序要求的 DAC 是很重要的。設(shè)計工程師選擇一個 DAC 時，需要看參數(shù)，如線性度，分辨率，速度和準(zhǔn)確度。盡管廣泛使用數(shù)碼電子，但是現(xiàn)實世界仍然是模擬的。結(jié)論是，需要在數(shù)字和模擬部分之間建立一個 DAC 系統(tǒng)。下面的討論涵蓋了應(yīng)該選擇 DAC 時必須考慮的重要參數(shù)，同時也突出了新設(shè)備提供的一些有趣的功能。現(xiàn)在大多數(shù)電子設(shè)備包括數(shù)字控制電路，模擬值仍然需要控制閥，揚聲器，和其他致動器。 從數(shù)字到模擬的轉(zhuǎn)換通常是在專用的 D / A 轉(zhuǎn)換器上來實現(xiàn)的。 DAC 可以從眾多 的選擇中按照轉(zhuǎn)換的要求和系統(tǒng)設(shè)置選擇可用的標(biāo)準(zhǔn)電路。在選擇的 DAC中，第一步是確定所需的分辨率 N，其中最大模擬輸出等于 2N 個 LSB。市場提供的 DAC 最大產(chǎn)品品種在指定的 816 位分辨率范圍內(nèi)（ 25665,536 步）。然而，沒有給出準(zhǔn)確的分辨率，因為其他誤差源必須被考慮在內(nèi)。下一個關(guān)心的參數(shù)是INL，其描述了 DAC 的傳遞函數(shù)的線性偏差。對于 DAC 的，每一步都要測量這種偏差（如圖 ）。 直線是實際傳遞函數(shù)或傳遞函數(shù)的終點之間畫一條線（減去增益和失調(diào)誤差后）的最佳逼近。雖然低成本的設(shè)備指定此參 數(shù)高達(dá)177。 16LSBs，它往往可以通過使用操作軟件提高修正系數(shù)。對于高端的 DAC， INL 值比177。 1LSB 更好。 DNL 是實際臺階高度和理想 LSB 值