【文章內(nèi)容簡介】 行封裝產(chǎn)生一個元件符號，如圖23所示，這樣使其模塊化，方便后面的設計。 CLR 為復位信號， CLR=‘ 1’ ，正常工作， CLR=‘ 0’ 時，電路復位； CLK 為時鐘信號，上升沿觸發(fā)。 qs0[3..0]、qs1[2..0]， qm0[3..0]、 qm1[2..0]， qh0[3..0]、 qh1[1..0]分別是秒、分、時的地位和高位輸出。 圖 23 計數(shù)器設計生成的元件符號 六十進制計數(shù)器模塊 如圖 24所示為秒計數(shù)模塊符號圖，輸入端口 CLR 是 60進制計數(shù)模塊的復位 信號， EN 是整個數(shù)字中的使能信號， EN＝‘ 1’ 時，正常計數(shù)， EN＝‘ 0’ 時，停止計數(shù)； CLR為復位信號， CLR=‘ 1’ ，正常工作， CLR=‘ 0’ 時，電路復位；CLK為時鐘信號，上升沿觸發(fā)；輸出端口 QSA[3..0]是 60 進制計數(shù)器的低四位，QSB[2..0]是高三位，由于高位只有五個狀態(tài)，故只需三位； COUT 端口是進位輸 出端口，當計數(shù)到 59時輸出高電平，其它時候輸出低電平。 江西財經(jīng)大學普通本科畢業(yè)設計 8 圖 24 60 進制計數(shù)器的元件符號 二十四進制計數(shù)器模塊 圖 25 為 24小時進制計數(shù)器外部引腳圖，從引腳圖可以看 出與 60 進制沒很大的區(qū)別 .輸入端口 CLR 是 60 進制計數(shù)模塊的復位信號， EN 是整個數(shù)字中的使能信號， EN＝ ’ 1’ 時，正常計數(shù)， EN＝ ’ 0’ 時，停止計數(shù)； CLR 為復位信號，CLR=’ 1’ ，正常工作，反之，復位； CLK 時鐘信號，上升沿觸發(fā)；輸出端口 QHA[3..0]是 24 進制計數(shù)器的低四位， QHB[1..0]為 24 進制的高位輸出 ,由于高位只有 0、1兩個狀態(tài)，所以只有兩位。 圖 25 24 進制計數(shù)器元件外部引腳功能圖 定時模塊 本設計的定時模塊設計框圖如圖 26所示，該模塊能實現(xiàn)時，分的時間設置功 能，有三個輸入端，分別為：復位，調(diào)時或調(diào)分選擇開關以及時間置加鍵。通過這三個輸入，達到時間的預置以及存儲功能。 江西財經(jīng)大學普通本科畢業(yè)設計 9 圖 26 調(diào)時模塊設計框圖 圖 27 為其元件符號，可以看到三個輸入端，復位信號 reset，時間置加up_key，以及調(diào)時或調(diào)分選擇開關 k1。其中，復位信號 reset 為低電平時復位，高電平正常工作；時間置加鍵 up_key 為上升沿觸發(fā)；選擇開關 k1位高電平時為調(diào)時，低電平為調(diào)分。 圖 27 調(diào)時模塊元件符號 選擇模塊 選擇模塊的作用是 k2 開關來控制電路的功能，是進行定時設置還是正常時間顯示功能。圖 28設置框圖所示，當 k2為高電平，顯示正常時間，當 k2為低電平時，選擇定時時間輸出。 “＋ ”鍵 復位 時輸出 分輸出 定時時間存儲電路 定時器控制電路 調(diào)時或調(diào)分選擇開關 江西財經(jīng)大學普通本科畢業(yè)設計 10 圖 28 輸出選擇切換模塊設計框圖 在本此設計中具有時間顯示功能和時間設置功能，故兩者的輸出切換程序必不可少，圖 29 時輸出選擇切換模塊的元件符號， K2 為切換按鍵輸入，用于切換時間輸出，當 k2 為高電平時，選擇正常 24 小時計時器顯示時間，當 k2位低電平時，選擇定時時間輸出，實現(xiàn)時間的預置功能。 圖 29 輸出選擇切換模塊元件符號 具體電路實現(xiàn)如圖 210 所示，將時間計數(shù)模塊與定時設置模塊的輸出都并聯(lián)到選擇模塊中，通過 k2 開關進行切換，由于定時模塊只對時間的時、分進行設置，故時間的秒直接由時鐘模塊輸出。 QM_ARM[6..0] QHAI[] 正常計時時間和定時時間輸出選擇切換電路 k2 Q_HAO[3..0] Q_HBO[1..0] Q_MAO[3..0] Q_MBO[2..0] Q_SAO[3..0] Q_SBO[2..0] QSAI[] QMAI[] QH_ARM[5..0] 江西財經(jīng)大學普通本科畢業(yè)設計 11 圖 210 輸出選擇切換模塊電路圖 鬧鐘模塊 如圖 211 所示為鬧鐘模塊設計框圖。設計思路為：將鬧鐘設定的時間和計時模塊的時間分別比較，也就是說時高位、時低位，分高位、分低位分別進行比較，如果都相等，即時間時間相等，則輸出高電平，輸出信號與一個周期信號相與，獲得的信號接蜂鳴器，可實現(xiàn)報警， 報警時間有周期信號頻率決定，最長可達到一分鐘。 圖 211 鬧鐘模塊設計框圖 如圖 210所示，將時鐘模塊的輸出時間 QH_A、 QH_B,QM_A、 QHM_B 與鬧鈴輸入的時間 HARM_A、 HARM_B,MARM_A、 MARM_B 分別進行比較，當都一致時，輸出SPEAK 為高電平，是蜂鳴器響。 正常計時時 間和鬧鈴時間比較器電路 連接正常計時“時 ”信號輸出 連接正常計時“分 ”信號輸出 連接鬧鈴時間“時 ”信號輸出 連接鬧鈴時間“分 ”信號輸出 與門 兩時間相等，輸出高電平 周期信號 江西財經(jīng)大學普通本科畢業(yè)設計 12 圖 210 鬧鐘模塊元件符號 如圖 212所示，將時鐘模塊和定時模塊的輸出端連上述的鬧鐘模塊上就產(chǎn)生了鬧鐘定時器，時鐘輸出的時間與定時器設置的 時間一致時，鬧鐘模塊輸出端speak 將產(chǎn)生高電平，從而達到報警效果。 圖 212 鬧鐘模塊電路圖 打 鈴模塊 打鈴時間設置 如圖 213所示為打鈴模塊設計框圖。模塊包括作息的選擇和時間的比較部分，其設計思路為：通過 k3進行打鈴開關，將時鐘的時高位、時低位，分高位、分低位分別和表 中的打鈴時間數(shù)據(jù)做比較，如果相等，則 Q_Y輸出高電平，否則，輸出低電平。 江西財經(jīng)大學普通本科畢業(yè)設計 13 圖 213 打鈴模塊框架圖 如表 21所示為學校作息時間。學校作 息時間的上課下課時間共有 20個時間點，將這些時間點寫入程序中，當時鐘的時間與這些時間相同時，輸出端 Q_Y為高電平，再與一個周期信號相與，作為鬧鈴模塊的輸入。 表 作息時間 上課 下課 上午 08:00 08:45 08:55 9:40 10:20 11:05 11:15 12:00 下午 14:00 14:45 14:55 15:40 15:45 16:35 晚上 18:30 19:15 19:25 20:10 20:20 21:05 如圖 214所示，將定時模塊輸出端作為鬧鐘的輸入端，當?shù)搅祟A期時間是，秒輸出 R ＋ 5V Q_Y R 校時 5K 秒脈沖 校時功能切換 復位 K3 時輸出 基本數(shù)字鐘電路 高電平： 工作 低電平： 不工作 分輸出 時間比較器 Q_HA Q_HB Q_MA Q_MB 譯碼及顯示 作 息 時 段 江西財經(jīng)大學普通本科畢業(yè)設計 14 輸出端 Q_Y 將產(chǎn)生高電平，其時間為 1分鐘，即實現(xiàn) 1分鐘打鈴功能。 圖 214 打鈴模塊原理圖 打鈴時長設置 如圖 215所示為報警時長設定模塊的符號圖。其中 CLK 為脈沖信號，上升沿觸發(fā)； QY 為報警輸入端， q_20s 為報警時長輸出，報警時間為 20秒。本模塊式通過 設置一個大于 60 進制的計數(shù)器（如 64 進制），當 QY＝‘ 1’時，對秒脈沖進行計數(shù)； QY＝‘ 1’時，并且計數(shù)的數(shù)值小于或等于 20 時，計數(shù)器輸出 q_20s為 1；當 QY＝‘ 1’時， 并且計數(shù)的數(shù)值大于 20 時，則計數(shù)器輸出 q_20s 為 0；從而保證響鈴 20 秒；當 QY＝‘ 0’時，則將計數(shù)器計數(shù)的值清零，并且停止計數(shù)；只有當下一個 QY＝‘ 1’時，計數(shù)器才開始計數(shù)。 圖 215 報警時長設定模塊符號圖 電源模塊 本模塊設計的目的是給 FPGA、 LcD、蜂鳴器等器件提供工作電壓，所以該模塊電路的設計是極其重要的，要保證其穩(wěn)定性必須很好，否則會影響到器件的正常工作，既而影響到打鈴器的可靠性和準確性。在電子電路的設備中，一般是都采用穩(wěn)定的直流電源來供電的。單相的交流電通過變壓器、整流電路 、濾波電路江西財經(jīng)大學普通本科畢業(yè)設計 15 和穩(wěn)壓電路轉(zhuǎn)換成穩(wěn)定的直流電壓。 圖 25 直流穩(wěn)壓電源電路圖 如圖 25所示是直流穩(wěn)壓電源的電路圖。日常 220V 交流電壓通過電源變壓器變換成交流低壓，再經(jīng)過橋式整流電路 D1～ D4和濾波電容 C1 的整流和濾波，在固定式三端穩(wěn)壓器 LM7805 的 Vin 和 GND兩端形成一個并不十分穩(wěn)定的直流電壓 (該電壓常常會因為市電電壓的波動或負載的變化等原因而發(fā)生變化 )。此直流電壓經(jīng)過 LM7805 的穩(wěn)壓和 C3的濾波便在穩(wěn)壓電源的輸出端產(chǎn)生了精度高、穩(wěn)定度好的直流輸出電壓。 LM317 作為輸出電壓可變的集成三端穩(wěn)壓 塊，是一種使用方便、應用廣泛的集成穩(wěn)壓塊，改變 R2阻值即可調(diào)整穩(wěn)壓電壓值。 D1， D2用于保護 LM317，最大輸出電流為 ，輸出電壓范圍為 ～ 37V。三端穩(wěn)壓器是一種標準化、系列化的通用線性穩(wěn)壓電源集成電路，以其體積小、成本低、性能好、工作可靠性高、使用簡捷方便等特點，成為目前穩(wěn)壓電源中應用最為廣泛的一種單片式集成穩(wěn)壓器件 [14]。 本章小結(jié) 在本次設計，主要實現(xiàn)以下有功能： 基本的數(shù)字鐘計時功能、校時功能； 定時鬧鐘功能：可以任意設定鬧鐘時間，鬧鈴在一分鐘以內(nèi)。 校園打 鈴功能：正常教學打鈴，而且通過軟件便于更改打鈴時間。 江西財經(jīng)大學普通本科畢業(yè)設計 16 3 設計結(jié)果與仿真分析 時鐘模塊仿真分析 六十進制計數(shù)器仿真分析 圖 31 為 60進制計數(shù)器的仿真波形圖，從圖上可以看出：每當 CLK 一個上升沿產(chǎn)生時，輸出端 QSA[3..0]將加 1，而每當 QSA[3..0]增加到 9 時，到下一個脈沖， QSB[2..0]將加 1，直至達到 59。所以，容易得出計數(shù)器的循環(huán)狀態(tài)共有六十個，從 00 到 59 時，在下一個脈沖后，進入 00 狀態(tài)，并進位端 cout 產(chǎn)生一脈沖，使下一級的計數(shù)器有一個上升沿作為脈沖。 圖 31 60 進制計數(shù)器波形仿真圖 二十四進制計數(shù)器仿真分析 二十四進制計數(shù)器的波形仿真如圖 32 所示，從其波形仿 真中可以看到，當CLR、 EN為高電平時，計數(shù)器開始正常工作。每當 CLK一個上升沿產(chǎn)生時，輸出端 QSA[3..0]將加 1，而每當 QSA[3..0]增加到 9時，到下一個脈沖， QSB[2..0]將加 1，直至計數(shù)達到 23。計數(shù)器的循環(huán)狀態(tài)有二十四個，從 00 狀態(tài)到 23，當狀態(tài)到達 23 時，進入 00 狀態(tài)，并進位端 cout 產(chǎn)生一脈沖，使下一級的計數(shù)器有一個上升沿作為脈沖。 圖 32 24 進制計數(shù)器波形仿真圖 江西財經(jīng)大學普通本科畢業(yè)設計 17 時鐘計時器器仿真分析 如圖 33 所示，是 24 小時計時器波形仿真圖，從圖上可以看出，當 clk 每產(chǎn)生一 個上升沿時，秒的個位 qs0[3..0]開始計數(shù)。 qh0[3..0]、 qh1[1..0]、qm0[3..0]、 qm1[2..0],qs0[3..0]、 qs1[2..0]分別為時，分，秒的高位和低位輸出端； cout 是“天”脈沖輸出端。 Clk 每經(jīng)過一個時間脈沖，計時器的秒的個位就加 1，從而實現(xiàn)秒的 60個狀態(tài)循環(huán)計數(shù)，而，每次秒位由 59 到 00 時，其 cout 將產(chǎn)生一個脈沖為下一級分提供脈沖，從而實現(xiàn)分的 60個狀態(tài)循環(huán)。繼而，達到 24 小時計時器。