【文章內(nèi)容簡(jiǎn)介】 編譯過(guò)程： 19 仿真圖如下： 顯示譯碼器模塊 LIBRARY ieee。 use 。 use 。 ENTITY deled IS PORT(num:IN std_logic_vector(3 downto 0)。 led:OUT std_logic_vector(6 downto 0))。 end deled。 ARCHITECTURE fun OF deled IS BEGIN led=1111110when num=0000else 0110000when num=0001else 1101101when num=0010else 20 1111001when num=0011else 0110011when num=0100else 1011011when num=0101else 1011111when num=0110else 1110000when num=0111else 1111111when num=1000else 1111011when num=1001else 1110111when num=1010else 0011111when num=1011else 1001110when num=1100else 0111101when num=1101else 1001111when num=1110else 1000111when num=1111。 END fun。 編譯過(guò)程： 仿真圖如下： 21 3 頂層模塊的設(shè)計(jì) library ieee。 use 。 entity clock_top is port(clk,reset,setmin,sethour,clkdsp:in std_logic。 speaker:out std_logic。 lamp:out std_logic_vector(2 downto 0)。 sel:out std_logic_vector(2 downto 0)。 a,b,c,d,e,f,g,dpout:out std_logic)。 end clock_top。 architecture a of clock_top is COMPONENT second PORT( clk,reset,setmin:IN STD_LOGIC。 daout:out std_logic_vector(6 downto 0)。 enmin:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT minute PORT( clk,clk1,reset,sethour:IN STD_LOGIC。 enhour:OUT STD_LOGIC。 daout:out std_logic_vector(6 downto 0))。 END COMPONENT。 COMPONENT hour PORT( clk,reset:IN STD_LOGIC。 daout:out std_logic_vector(5 downto 0))。 END COMPONENT。 COMPONENT alert PORT( clk:IN STD_LOGIC。 dain:in std_logic_vector(6 downto 0)。 lamp:out std_logic_vector(2 downto 0)。 speak:OUT STD_LOGIC)。 END COMPONENT。 22 COMPONENT seltime PORT( clk1,reset:IN STD_LOGIC。 sec,min:in std_logic_vector(6 downto 0)。 hour:in std_logic_vector(5 downto 0)。 dp:out std_logic。 daout:out std_logic_vector(3 downto 0)。 sel:OUT STD_LOGIC_vector(2 downto 0))。 END COMPONENT。 COMPONENT deled PORT( num:IN STD_LOGIC_vector(3 downto 0)。 led:out std_logic_vector(6 downto 0))。 END COMPONENT。 signal enmin_re,enhour_re:std_logic。 signal second_daout,minute_daout:std_logic_vector(6 downto 0)。 signal hour_daout:std_logic_vector(5 downto 0)。 signal seltime_daout:std_logic_vector(3 downto 0)。 signal ledout:std_logic_vector(6 downto 0)。 begin a=ledout(6)。b=ledout(5)。c=ledout(4)。d=ledout(3)。 e=ledout(2)。f=ledout(1)。g=ledout(0)。 u1: second port map(reset=reset, clk=clk, setmin=setmin, enmin=enmin_re, daout=second_daout)。 u2:minute port map(clk=enmin_re, clk1=clk, reset=reset, sethour=sethour, enhour=enhour_re, daout=minute_daout)。 u3:hour port map(clk=enhour_re, reset=reset, daout=hour_daout)。 u4:alert port map(clk=clk, 23 dain=minute_daout, speak=speaker, lamp=lamp)。 u5:seltime port map(clk1=clkdsp, reset=reset, sec=second_daout, min=minute_daout, hour=hour_daout, daout=seltime_daout, dp=dpout, sel=sel)。 u6:deled port map(num =seltime_daout, led=ledout)。 end a。 編譯過(guò)程： 仿真圖如下： 24 25 4 結(jié)論 本次試驗(yàn)我們組做出的數(shù)字時(shí)鐘能夠正確的報(bào)警，顯示時(shí)間，但是對(duì)于調(diào)時(shí)調(diào)分功能不能正確顯示 經(jīng)過(guò)努力，簡(jiǎn)易電子時(shí)鐘的設(shè)計(jì)基本上算是完成了，在整個(gè)設(shè)計(jì)中，我最大的體會(huì)就是：難！我們?cè)诒敬蔚恼n程設(shè)計(jì)中，發(fā)現(xiàn)了很多問(wèn)題，同時(shí)做起來(lái)也很難不順手，看著簡(jiǎn)單的電路，要?jiǎng)邮职阉O(shè)計(jì)出來(lái)實(shí)非易事，主要原因是我們沒有經(jīng)常動(dòng)手設(shè)計(jì)電路，這就要求我們?cè)谝院蟮膶W(xué)習(xí)中，應(yīng)該注意到這一點(diǎn)，更重要的是我們要學(xué)會(huì)把從書本上學(xué)到的知識(shí)和實(shí)際電路聯(lián)系起來(lái)，這不論對(duì)我們以后的學(xué)習(xí)還是就業(yè) ，都會(huì)起到很大的促進(jìn) 和幫助，我相信，通過(guò)這次的課程設(shè)計(jì)，在下一階段的學(xué)習(xí)中我們會(huì)更加努力，力爭(zhēng)把這門課學(xué)好學(xué)精。 同時(shí)通過(guò)本次課程設(shè)計(jì)，鞏固了我們以前學(xué)過(guò)的專業(yè)知識(shí)，通過(guò)這次的程序設(shè)計(jì)，使我們對(duì)數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解與認(rèn)識(shí)，同時(shí)對(duì)數(shù)據(jù)庫(kù)軟件ＥＤＡ技術(shù)，ＶＨＤＬ語(yǔ)言等系列知識(shí)都有了一定的了解與認(rèn)識(shí)。使用ＥＤＡ技術(shù)開發(fā)頁(yè)面的能力也有了提高，也使我們把理論與實(shí)踐從正真意義上結(jié)合了起來(lái)，考研了我們的動(dòng)手能力，查閱相關(guān)資料的能力，還有組織材料的能力。通過(guò)此次實(shí)踐，我們從中可以找出自己知識(shí)的不足與欠缺，以便我們?cè)谌蘸蟮膶W(xué)習(xí)中得以 改進(jìn)與提高。 經(jīng)過(guò)本次設(shè)計(jì)使我們對(duì)大學(xué)四年期間所學(xué)習(xí)到的知識(shí)得以進(jìn)一步實(shí)踐，這將對(duì)我們走出校園走向社會(huì) 走向工作崗位奠定堅(jiān)實(shí)的基礎(chǔ)。 26 致 謝 本次課程設(shè)計(jì)軟件是在侯寶生老師和魏瑞老師的共同指導(dǎo)下完成的，在此我們對(duì)他們表示非常的感謝。硬件連接上，我們班同學(xué)表現(xiàn)了非常好的團(tuán)隊(duì)合作精神，在此，我們對(duì)幫助過(guò)我們的同學(xué)表示感謝，同時(shí)也感謝陜西理工學(xué)院給我們通信班級(jí)的學(xué)生提供這次實(shí)訓(xùn)的機(jī)會(huì)，感謝他們?yōu)槲覀兲峁┉h(huán)境良好設(shè)備齊全的實(shí)驗(yàn)室，使得這次數(shù)字鐘的設(shè)計(jì)能夠順利的完成，在此我們表示隆重的感謝。 27 參考文獻(xiàn) [1]潘松，黃 繼業(yè) .VHDL 設(shè)計(jì)初步 [J].EDA 技術(shù)實(shí)用教材 ， 2021， 529： 7082. [2]華成英 ， 童詩(shī)白 .集成運(yùn)算放大電路 [J].模擬電子基礎(chǔ) ， 2021， 54： 185187. [3]閻石 .時(shí)序邏輯電路 [M].北京： 高等教育 出版社， 2021. [4]李建東，郭梯云，鄔國(guó)揚(yáng) .移動(dòng)通信 .第四版 .[M].西安：西安電子科技大學(xué)出版社， 2021. 28 附 錄 2. 秒計(jì)數(shù)器仿真圖 29 顯示譯碼仿真圖 30 ： Clk chip :input pin =83 En chip 。input pin =12 Del7s00 chip :output pin =15 Del7s01chip :output pin =16 Del7s02chip :output pin =17 Del7s03chip :output pin =18 Del7s04chip :output pin =19 Del7s05chip :output pin =20 Del7s06chip :output pin =22 Del7s10chip :output pin =24 Del7s11chip :output pin =25 Del7s12chip :output pin =27 Del7s13chip :output pin =28 Del7s14chip :output pin =29 Del7s15chip :output pin =30 Del7s16chip :output pin =31 Del7s20chip :output pin =33 Del7s21chip :output pin =34 Del7s22chip :output pin =35 Del7s23chip :output pin =36 Del7s24chip :output pin =37 Del7s25chip :output pin =39 31 Del7s26chip :output pin =40 Del7s30chip :output pin =41 Del7s31chip :output pin =44 Del7s32chip :output pin =45 Del7s33chip :output pin =46 Del7s34chip :output pin =48 Del7s35chip :output pin =49 Del7s36chip :output pin =50 Del7s40chip :output pin =51 Del7s41chip :output pin =52 Del7s42chip :output pin =54 Del7s43chip :output pin =55 Del7s44chip :output pin =57 Del7s45chip :output pin =58 Del7s46chip :output pin =59 Del7s50chip :output pin =60 Del7s51chip :output pin =61 Del7s52chip :output pin =63 Del7s53chip :output pin =64 Del7s54chip :output pin =65 Del7s55:chip :output pin =67 Del7s56chip :output pin =68 qlkchip :output pin =69 32 33 14 大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 撰寫規(guī)范 本科生畢業(yè)設(shè)計(jì)（論文）是學(xué)生在畢業(yè)前提交的一份具有一定研究?jī)r(jià)值和實(shí)用價(jià)值的學(xué)術(shù)資料。它既是本科學(xué)生開始從事工程設(shè)計(jì)、科學(xué)實(shí)驗(yàn)和科學(xué)研究的初步嘗試，也是學(xué)生在教師的指導(dǎo)下，對(duì)所進(jìn)行研究的適當(dāng)表述，還是學(xué)生畢業(yè)及學(xué)位資格認(rèn)定的重要依據(jù)。畢業(yè)論文撰寫是本科生培養(yǎng)過(guò)程中的基本訓(xùn)練環(huán)節(jié)之一，應(yīng)符合國(guó)家及各專業(yè)部門制定的有關(guān)標(biāo)準(zhǔn)， 符合漢語(yǔ)語(yǔ)法規(guī)范。指導(dǎo)教師應(yīng)加強(qiáng)指導(dǎo)，嚴(yán)格把關(guān)。 論文結(jié)構(gòu)及要求 論文包括題目、中文摘要、外文摘要、目錄、正文、參考文獻(xiàn)、致謝和附錄等幾部分。 題目 論文題目應(yīng)恰當(dāng)、準(zhǔn)確地反映論文的主要研究?jī)?nèi)容。不應(yīng)超過(guò) 25字，原則上不得使用標(biāo)點(diǎn)符號(hào)，不設(shè)副標(biāo)題。 摘要與關(guān)鍵詞