硬件工程師辭職報告(編輯修改稿)
2025-05-13 05:45 本頁面
【文章內(nèi)容簡介】 ,應該盡量邀請所有相關部門來參與 ,好處有三個 ,第一可以充分了解大家的需要 ,以免在系統(tǒng)設計上遺漏重要的 功能 ,第二是可以讓各個部門了解這個項目的情況 ,提早做好時間和人員上協(xié)作的準備 ,第三是從感情方面講 ,在設計之初各個部門就參與了進來 ,這個項目就變成了大家共同的一個心血結(jié)晶 ,會得到大家的呵護和良好合作 ,對完成工作是很有幫助的。 2 原理圖設計中要注意的問題 原理圖設計中要有“拿來主義” ,現(xiàn)在的芯片廠家一般都可以提供參考設計的原理圖 ,所以要盡量的借助這些資源 ,在充分理解參考設計的基礎上 ,做一些自己的發(fā)揮。當主要的芯片選定以后 ,最關鍵的外圍設計包括了電源 ,時鐘和芯片間的互連。 電源是保證硬件系統(tǒng)正常工作的基礎 ,設計中要詳細的分析：系統(tǒng)能夠提供的電源輸入 。單板需要產(chǎn)生的電源輸出 。各個電源需要提供的電流大小 。電源電路效率 。各個電源能夠允許的波動范圍 。整個電源系統(tǒng)需要的上電順序等等。比如 A 項目中的網(wǎng)絡處理器需要 作為核心電壓 ,要求精度在＋ 5%－ 3%之間 ,電流需要 12A 左右 ,根據(jù)這些要求 ,設計中采用 5V的電源輸入 ,利用 Linear的開關電源控制器和 IR的MOSFET搭建了合適的電源供應電路 ,精度要求決定了輸出電容的 ESR選擇 ,并且為防止電流過大造成的電壓跌落 ,加入了遠端 反饋的功能。 時鐘電路的實現(xiàn)要考慮到目標電路的抖動等要求 ,A項目中用到了GE的 PHY器件 ,剛開始的時候使用一個內(nèi)部帶鎖相環(huán)的零延時時鐘分配芯片提供 100MHz 時鐘 ,結(jié)果 GE 鏈路上出現(xiàn)了丟包 ,后來換成簡單的時鐘 Buffer 器件就解決了丟包問題 ,分析起來就是內(nèi)部的鎖相環(huán)引入了抖動。 芯片之間的互連要保證數(shù)據(jù)的無誤傳輸 ,在這方面 ,高速的差分信號線具有速率高 ,好布線 ,信號完整性好等特點 ,A 項目中的多芯片間互連均采用了高速差分信號線 ,在調(diào)試和測試中沒有出現(xiàn)問題。 3PCB設計中要注意的問題 PCB設計中要做到目的明確 ,對于重要的信號線要非常嚴格的要求布線的長度和處理地環(huán)路 ,而對于低速和不重要的信號線就可以放在稍低的布線優(yōu)先級上。重要的部分包括：電源的分割 。內(nèi)存的時鐘線 ,控制線和數(shù)據(jù)線的長度要求 。高速差分線的布線等等。 A項目中使用內(nèi)存芯片實現(xiàn)了 1G大小的 DDRmemory,針對這個部分的布線是非常關鍵的 ,要考慮到控制線和地址線的拓撲分布 ,數(shù)據(jù)線和時鐘線的長度差別控制等方面 ,在實現(xiàn)的過程中 ,根據(jù)芯片的數(shù)據(jù)手冊和實際的工作頻率可以得出具體的布線規(guī)則要求 ,比如同一組內(nèi)的數(shù)據(jù)線長度相差不 能超過多少個 mil,每個通路之間的長度相差不能超過多少個 mil 等等。當這些要求確定后就可以明確要求 PCB 設計人員來實現(xiàn)了 ,如果設計中所有的重要布線要求都明確了 ,可以轉(zhuǎn)換成整體的布線約束 ,利用 CAD 中的自動布線工具軟件來實現(xiàn) PCB 設計 ,這也是在
環(huán)評公示相關推薦
鄂ICP備17016276號-1