【文章內(nèi)容簡介】 輸入 2。該模擬輸入總是連接到相應的管腳。 －定時器 0 捕獲輸入 3 －定時器 0 匹配輸出 3 15 I I I － A/D 轉(zhuǎn)換器 0 輸入 3。該模擬輸入總是連接到相應的管腳。 EINT3－外部中斷 3 輸入 －定時器 0 捕獲輸入 0 17 O 通用數(shù)字輸出口。 重要：當 RESET 管腳為低電平或禁止 JTAG 端口時，該管腳必須不能外部拉低。 ~ I/O P1 口： P1 口是一個 32 位雙向 I/O 口。每個位都有獨立的方向控制。 P1 口管腳的操作取決于管腳連接模塊所選擇的功能。 P1 口的~ 不可用。 16 O TRACEPKT0－跟蹤包位 0，帶內(nèi)部上拉的標準 I/O 口。 12 O TRACEPKT1－跟蹤包位 1，帶內(nèi)部上拉的標準 I/O 口。 8 O TRACEPKT2－跟蹤包位 2，帶內(nèi)部上拉的標準 I/O 口。 4 O TRACEPKT3－跟蹤包位 3，帶內(nèi)部上拉的標準 I/O 口。 48 O TRACESYNC－跟蹤同步。帶內(nèi)部上拉的標準 I/O 口。當 RESET為低時， TRACESYNC上的低電平使 ~。 44 O PIPESTAT0－流水線狀態(tài)位 0，帶內(nèi)部上拉的標準 I/O 口。 40 O PIPESTAT1－流水線狀態(tài)位 1，帶內(nèi)部上拉的標準 I/O 口。 36 O PIPESTAT2－流水線狀態(tài)位 2，帶內(nèi)部上拉的標準 I/O 口。 32 O TRACECLK－跟蹤時鐘。帶內(nèi)部上拉的標準 I/O 口。 28 I EXTIN0－外部觸發(fā)輸入。帶內(nèi)部上拉的標準 I/O 口。 24 I/O RTCK－返回的測試時鐘輸出。 JTAG 端口的額外 信號。當處理器頻率變化時幫助調(diào)試器保持同步。帶內(nèi)部上拉的雙向口。當 RESET 為低時， RTCK 上的低電平會使 ~ 在復位后作為調(diào)試端口。 64 O TDO－ JTAG 接口測試數(shù)據(jù)輸出。 60 I TDI－ JTAG 接口測試數(shù)據(jù)輸入。 56 I TCK－ JTAG 接口測試時鐘。 畢業(yè)論文 9 晶振電路 LPC2138ARM晶體振蕩器可以使用外接晶體產(chǎn)生 時鐘，稱之為“振蕩模式”，硬件連接如圖 。微控制器內(nèi)部的振蕩電路僅支持 1~30MHZ的外部晶體。由于芯片內(nèi)部已經(jīng)集成了反饋電阻，所以只需在外部連接一個晶體和電容 C C2就可以形成基本模式的振蕩。 圖 52 I TMS－ JTAG 接口的模式選擇。 20 I TRST － JTAG 接口的測試復位。 RESET 57 I 外部復位輸入 ：該管腳的低電平將器件復位，并使 I/O 口和外圍功能恢復默認狀態(tài)，處理器從地址 0 開始執(zhí)行。帶遲滯的 TTL 電平，管腳可承受 5V 電壓。 XTAL1 62 I 振蕩器電路和內(nèi)部時鐘發(fā)生器的輸入。 XTAL2 61 O 振蕩放大器的輸出。 RTXC1 3 I RTC 振蕩電路的輸入。 RTXC2 5 O RTC 振蕩電路的輸出。 VSS 6,18,25,42 50 I 地： 0V 參考點。 VSSA 59 I 模擬地： 0V 參考點。標稱電壓與 VSS 相同，但應當互相隔離以減少噪聲和故障。 VDD 23,43 51 I 電源：內(nèi)核和 I/O 口的電源電壓。 VDDA 7 I 模擬 端口電源：標稱電壓與 VDD 相同，但應當互相隔離以減少噪聲和故障。該電壓也用來向片內(nèi) PLL 供電。 VREF 63 I A/D 轉(zhuǎn)換器參考電壓：標稱電壓與 VDD 相同，但應當互相隔離以減少噪聲和故障。該管腳的電平用作 A/D 和 D/A 轉(zhuǎn)換器的參考電壓。 VBAT 49 I RTC 電源： RTC 的 電源端。 畢業(yè)論文 10 復位電路 一些微控制器自己在上電時會產(chǎn)生復位信號，但大多數(shù)微控制器需要外部輸入這個信號。因為這個信號會使微控制器初始化為某個確定的狀態(tài)，所以這個信號的穩(wěn)定性和可靠性對微控制器的正常工作有重大影響。 SP708S 芯片屬于微處理器（ up）監(jiān)控器件，可有效的監(jiān) 測 up 及數(shù)字系統(tǒng)中的供電及電池的工作情況，以提高系統(tǒng)的可靠性。帶手動復位的復位電路如圖 。 圖 復位電路 電源電路 電源系統(tǒng)為整個系統(tǒng)提供能量，是整個系統(tǒng)工作的基礎，具有極其重要的地位，但卻往往被忽略。如果電源系統(tǒng)處理的好，那么整個系統(tǒng)的故障往往減少了一大半。設計電源電路必須考慮的因素有：輸出的電壓、電流和功率；輸入的電壓、電流；安全因素；輸出波紋；電磁兼容和電磁干擾；體積限制；功耗限制；成本限制。電源電路如圖 所示。 圖 電源電路 RS232 電平轉(zhuǎn)換電路設計 串口原理 串口，簡單地說，就是串行收發(fā)數(shù)據(jù)的接口。串口通信是一種異步通信方式（串口通信也有同步通信的標準，但實際應用很少），其中負責異步串行收發(fā)數(shù)據(jù)的模塊叫 UART（ Univesal Asynchronous Receiver/Transmitter）。由于異步通信的數(shù)據(jù)發(fā)送方和數(shù)據(jù)接收方的系統(tǒng)時畢業(yè)論文 11 鐘不是同步的，數(shù)據(jù)通信過程中也不攜帶任何時鐘信息，因此他的速度收到了很大限制，目前較常用的串口速率最快的也只能達到 115200bit/s。 串口發(fā)送的數(shù)據(jù)都是以字節(jié)為單位的，一個字節(jié)發(fā)送的過程 分為起始位、數(shù)據(jù)位和結(jié)束位三部分。所有數(shù)據(jù)的起始位和結(jié)束位都分別是邏輯 0和 1。串口通信是異步通信，因此設備兩端需要一個時鐘同步的過程，這在高速數(shù)據(jù)通信中往往由采用鎖相環(huán)技術的時鐘恢復電路來完成。但是在低速率的串口通信中，人們設計了一種更為簡單的方式實現(xiàn)時鐘同步。串口數(shù)據(jù)線平時的狀態(tài)總是邏輯 1，而設計接收方采用比線路速率高得多的時鐘對數(shù)據(jù)線進行采樣，一旦在線路上采到邏輯 0，則表示線路上有新的數(shù)據(jù)發(fā)送了，接收方根據(jù)事先約定好的串口速率，以自己的高速時鐘計數(shù)，在每一個數(shù)據(jù)位的有效期內(nèi)采樣到正確的數(shù)值。當一個字節(jié)發(fā) 送完畢，為了讓數(shù)據(jù)接收方有足夠的準備時間接收下一個字節(jié)，因此又定義了停止位。停止位是邏輯 1，因此相當于強迫數(shù)據(jù)線回到空間狀態(tài)至少一個數(shù)據(jù)周期。 串口電平 串口設備實際使用時，人們?yōu)榱俗屗男盘柨梢詡鬏數(shù)母h，并不會直接將邏輯電平放到傳輸線上，而是會做電平轉(zhuǎn)換。這個電平標準就是 RS232標準，它規(guī)定邏輯 1（也稱為 mark)的電平范圍是 5~15V；邏輯 0（也稱為 space）的電平范圍是 5~15V。 電平轉(zhuǎn)換電路 串口信號要傳輸必須進行電平轉(zhuǎn)換，而所有的串口芯片，包括處理器內(nèi)部集成的串口模塊都不會直接輸出 RS232電平的串口信號，因此都需要進行串口電平轉(zhuǎn)換。完成串口電平轉(zhuǎn)換 電路設計很簡單，