數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)概述(編輯修改稿)
2024-10-07 21:02 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 轉(zhuǎn)換的仿真。從設(shè)計(jì)的流程上來看，有單位延時(shí)的功能仿真（又稱前仿真）和布局布線后的系統(tǒng)時(shí)延仿真（又稱后仿真）。 （ 5）數(shù)據(jù)下載與編程工具 在采用 FPGA 作為目標(biāo)芯片的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成的設(shè)計(jì)過程中，對(duì)于 FPGA的目標(biāo)數(shù)據(jù)下載和編程是設(shè)計(jì)過程的最后一環(huán)。對(duì)于不同類型的 FPGA，其數(shù)據(jù)下載與編程的方式不一樣，所配用的工具也不同。常用的數(shù)據(jù)下載與編程技術(shù)主要可分為下述幾種： ① 對(duì)于 SRAM FPGA 的是系統(tǒng)可重配置技術(shù)（ ISR） SRAM FPGA的功能定義由 兩種方式進(jìn)行： 其一，連接電腦的下載電纜，可以按照 FPGA 數(shù)據(jù)手冊(cè)給出的數(shù)據(jù)下載的接線規(guī)則，通過軟件包中的數(shù)據(jù)下載工具，將經(jīng)過布局布線后轉(zhuǎn)化的編輯網(wǎng)表文件的數(shù)據(jù)流，下載到SRAM FPGA的芯片中（如圖 14所示），實(shí)現(xiàn) FPGA芯片的功能定義。但由于 SRAM 具有掉電后的數(shù)據(jù)易失性，故一旦芯片的供電中斷，數(shù)據(jù)自然失去。 下載電纜 目標(biāo)器件 PC I S R S R A M F G P A 圖 14 SRAM FPGA 的 ISR 數(shù)據(jù)下載 第 1 章 數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)概述 7 其二，通過 SRAM FPGA周邊配置的 PROM 中的網(wǎng)表數(shù)據(jù)，在 FPGA被加電時(shí)，自動(dòng)啟動(dòng) FPGA中的數(shù)據(jù)下載程序，將 PROM 中的芯片功能定義數(shù)據(jù)流自動(dòng)載入 FPGA，實(shí)現(xiàn)FPGA的數(shù)據(jù)配置（如圖 15 所示）。只是對(duì)于 PROM中的數(shù)據(jù)編程，要通過軟件包中的數(shù)據(jù)下載軟件中的網(wǎng)表格式轉(zhuǎn)換軟件，將系統(tǒng)功能定義的網(wǎng)表文件轉(zhuǎn)為 PROM 格式，再由通用編程器實(shí)現(xiàn)對(duì) PROM 數(shù)據(jù)的燒寫。 S RA M F P G A P RO M 圖 15 配置 PROM 的 SRAM FPGA 工作模式 ② 對(duì) Flash MEMORY FPGA 或 E2PROM PLD 的是系 統(tǒng)可編程（ ISP） 對(duì)于 Flash MEMORY FPGA 或 E2PROM PLD都屬于可以在系統(tǒng)編程，且非易失性存儲(chǔ)的器件，因此，都可采用專用的 5腳或 8 腳在系統(tǒng)編程（ ISP）下載電纜來實(shí)現(xiàn)芯片功能定義數(shù)據(jù)的下載編程（如圖 16 所示）。該過程可由軟件包配附的下載編程軟件執(zhí)行。 下載電纜 目標(biāo)器件 PC I S P F l a s h F P G A 圖 16 CPLD 的系統(tǒng)編程（ ISP） ③ 對(duì)反熔絲 FPGA的是專用編程器數(shù)據(jù)燒寫 反熔絲 FPGA 的編程 原理，是根據(jù)芯片功能定義網(wǎng)表文件的要求，通過公司專門配用的數(shù)據(jù)編程器，實(shí)現(xiàn)在數(shù)據(jù)下載的過程中，由編程器給定的程序指引將相應(yīng)的需要編程的熔絲進(jìn)行融通，實(shí)現(xiàn)應(yīng)有的芯片邏輯定義（如圖 17 所示）。 專用數(shù)據(jù)燒寫器 反熔絲 F PG A 圖 17 反熔絲 FPGA 的是專用編程器數(shù)據(jù)燒寫 目標(biāo)芯片 數(shù)字系統(tǒng)設(shè)計(jì)的目標(biāo)是集成電路系統(tǒng)實(shí)現(xiàn)。在 VLSI 工藝技術(shù)和 EDA技術(shù)高度發(fā)展的今天，幾乎所有用戶系統(tǒng)的設(shè)計(jì)都將歸結(jié)為系統(tǒng)的芯片設(shè)計(jì)，歸結(jié)為專用集成電路的設(shè)計(jì)。主要的實(shí)現(xiàn)途徑可以分成：工藝集成 技術(shù)、現(xiàn)場(chǎng)集成技術(shù)。 ACTEL 數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù) 8 所謂工藝集成技術(shù)，是指通過 VLSI 工藝去實(shí)現(xiàn)的集成電路的制作過程，其主要目標(biāo)芯片是 ASIC（專用集成電路）。 按目前具體的工藝技術(shù)來分，有雙極電路工藝、 CMOS 電路工 藝、雙極 /CMOS 工藝。 按電路構(gòu)成形式來分，有全定制 IC、半定制 IC。 全定制 IC 將從系統(tǒng)原理、模塊結(jié)構(gòu)、電路功能 /性能各方面進(jìn)行全優(yōu)化的用戶系統(tǒng)設(shè)計(jì)，追求性能最佳、面積最省、功耗最小等綜合系統(tǒng)指標(biāo)的實(shí)現(xiàn)。 半定制 IC則主要有門陣列設(shè)計(jì)、標(biāo)準(zhǔn)單元設(shè)計(jì)等，其目的是在支付一定代價(jià)的條件下，追求獲取另一些特征指標(biāo)。例如門陣列設(shè) 計(jì)由于其母片是事先制作的規(guī)范結(jié)構(gòu)，故芯片系統(tǒng)設(shè)計(jì)制作流程少、周期短、產(chǎn)品上市速度快，但芯片面積利用效率則較低。 所謂的現(xiàn)場(chǎng)集成技術(shù)，是指通過以 FPGA（現(xiàn)場(chǎng)可編程門陣列）為代表的可編程邏輯器件去現(xiàn)場(chǎng)實(shí)現(xiàn)數(shù)字系統(tǒng)的設(shè)計(jì)。 目前，主要的 FPGA產(chǎn)品按原理來分，有 3 類：基于 SRAM 陣列開關(guān)編程的 FPGA、基于 E2PROM 或 Flash 陣列開關(guān)編程的 FPGA、基于反熔絲陣列開關(guān)編程的 FPGA。此外，模擬現(xiàn)場(chǎng)可編程門陣列和數(shù)?；旌闲同F(xiàn)場(chǎng)可編程門陣列也在開發(fā)之中。目前 FPGA 亦在向系統(tǒng)級(jí)大規(guī)模器件和低壓低功耗器件方向發(fā)展 。 數(shù)字系統(tǒng)的設(shè)計(jì)方法學(xué) 數(shù)字系統(tǒng)設(shè)計(jì)，以其設(shè)計(jì)目標(biāo)來規(guī)范，可以概括為 ASIC 的工藝集成設(shè)計(jì)和 FPGA 的現(xiàn)場(chǎng)集成設(shè)計(jì)兩類。而從設(shè)計(jì)方法而言，這兩種設(shè)計(jì)模式都是類同的。 設(shè)計(jì)方法的一般模式 如圖 18 所示，數(shù)據(jù)系統(tǒng)集成化設(shè)計(jì)的一般模式大約可分為 3 種：自頂向下設(shè)計(jì)、自底向上設(shè)計(jì)、在中間相遇設(shè)計(jì)。 自頂向下 功能級(jí) 行為級(jí) 寄存器傳輸級(jí) 在中間相遇 邏輯級(jí) 第 1 章 數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)概述 9 版圖級(jí) 自底向上 圖 18 數(shù)字系統(tǒng)集成化設(shè)計(jì)的一般模式 自頂向下設(shè)計(jì)模式，是當(dāng)前采用 EDA 技術(shù)（如 VHDL 行為描述全 FPGA 目標(biāo)現(xiàn)場(chǎng)實(shí)現(xiàn)）進(jìn)行設(shè)計(jì)的最常用的模式。 所謂自頂向下的設(shè)計(jì)，就是設(shè)計(jì)者首先從整體上規(guī)劃整個(gè)系統(tǒng)的功能和性能，然后對(duì)系統(tǒng)進(jìn)行劃分，分解為規(guī)模較小、功能較為簡(jiǎn)單的局部模塊，并確立它們之間的相互關(guān)系，這種劃分過程可以不斷地進(jìn)行下去，直到劃分得到的單元可以映射到物理實(shí)現(xiàn)。 圖 19 所示的是自頂向下與自底向上的設(shè)計(jì)比較。
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