【文章內(nèi)容簡介】 結(jié)構(gòu)，正是這個結(jié)構(gòu)決定了 GAL器件可重組態(tài)的功能。 GAL器件繼承了 PAL可編程的特點，同時還具有自己獨特的優(yōu)點 :GAL器件采用高速電可擦除 CMOS工藝 制造，可最大程度地提供可測試功能以及生產(chǎn)工藝質(zhì)量，它的隨時可擦除性最適合樣機的研制和錯誤的修改 。GAL器件的 CMOS低功耗使系統(tǒng)的溫度低、高性能持久，并使得電路設(shè)計可以有較高的功能集成度，從而芯片數(shù)、印制板尺寸大大減小， GAL器件速度不低于除 ECL電路之外的任何工藝生產(chǎn)的器件速度， GAL器件的輸出邏輯宏單元OLMC利于用戶按需要對輸出組態(tài)以實現(xiàn)所要求的功能和結(jié)構(gòu)， GAL器件具有保密性。 其缺點是 :集成度不高 (含 200300個門 ),1/0管腳數(shù)少。 FPGA FPGA是門陣列技術(shù)和可編程邏輯 器件技術(shù)發(fā)展的結(jié)果，目前有 Xilinx, Altera, Actel、他們分別采用不同的體系結(jié)構(gòu)、工藝技術(shù)和編程方法，其中 Xilinx公司的可編程邏輯單元陣列 LCA (Logic Cell Array)是目前 FPGA市場上的主流產(chǎn)品。 FPGA的結(jié)構(gòu)類似于通常的門陣列結(jié)構(gòu)，其中心部分是由可編程的邏輯單元塊CLB(Configurable Logic Blocks)組成的矩陣區(qū)，芯片四周為可編程輸入輸出塊 IOB (Input / Output Blocks)，在 CLB行列之 間以及 CLB和 LOB之間為可編程的互連資源 ICR (Interconnect Resource)。 PLD設(shè)計步驟 PLD就其 設(shè)計 方法而言，借助于高 級設(shè)計語 言，比中 小規(guī) 模的 邏輯電 路 設(shè)計要簡單靈活得多。 設(shè)計 的 產(chǎn) 品 結(jié) 構(gòu) 緊湊 、體 積 小、可靠性高，所以， PLD是研制新 產(chǎn) 品和改造 舊設(shè)xx 大學(xué)學(xué)士學(xué)位論文 4 備 的最佳 選擇 器件。 設(shè)計構(gòu)思 將 所要 設(shè)計 的 邏輯問題變換 成 設(shè)計 文木。 邏輯描 述可采用真值表。 邏輯 方程以及 狀態(tài)圖 等形式。只要用其中的一種方式表示就可以了，不必全部列出，用哪種方式 簡單 就用哪種。所得到的 邏輯 函 數(shù) 不必化 簡 ，留 給計 算 機去完成。 這 一步 的關(guān)鍵 就是要求正確地表示出 邏輯 函 數(shù) 的 輸 出與 輸 入的 邏輯關(guān) 系。 選擇器件型號 根據(jù) 設(shè)計 文本的要求 選擇 合適的器件型 號 ，主要注意器件 輸 出端和 輸 入端的 個數(shù) 以及輸 出端的性 質(zhì) （ 組合輸 出 還 是寄 存器輸 出以及 輸 出極性等 )是否 滿 足要求。 列寫源文件 將設(shè)計 文本按照所 應(yīng) 用的 設(shè)計語 言的 語 句和格式 寫 成源文件，上機 進(jìn) 行化 簡 ，仿真與測試 。在 這 里可以反復(fù)修改源文件，直到 滿意為止。 必要 時還 可以更改器件型 號 。 對器件編程 將計 算機生成的 編 程檔下 載到編 程器 對 器件 編 程。在 這時所選擇 的器件，是你最乏 設(shè)計器 件，除了與源文件所要求的型 號 相同外 ，還 要考 慮 到其它技 術(shù)條 件是否 滿 足要求。比如 轉(zhuǎn)換 速度，功率 損 耗， 溫 度以及 電氣 特性等?？梢圆?閱 器件手 冊 ， 選擇 所要求的不 同檔次的器件。 以上 設(shè)計 步 驟 ，并不是不可改 變 的。 當(dāng)設(shè)計 水平提高后，可以融 會貫 通。在 設(shè)計 構(gòu)思時 可以直接用 設(shè)計語 言的 語 句和格式， 寫 成源文件。 將減 少好多重復(fù)性工作。 [1] MAX－ plusⅡ 軟件相關(guān)介紹 傳統(tǒng)的數(shù)字電路實驗設(shè)計一般采用從局部到整體 的方式，由一些功能單一的器件加上一定的外圍電路構(gòu)成模塊，再由這些模塊進(jìn)一步形成各種功能電路?；酒骷歉鞣N標(biāo)準(zhǔn)芯片，如 74 系列 TTL) 1000/2020 系列 ((COM S)芯片，實驗時只能根據(jù)需要從中選擇最合適的，再按照事先設(shè)計好的電路搭成，不但實驗成本高，靈活性也很小，復(fù)雜的電路設(shè)計就更困難了。 近年來，電子技術(shù)飛速發(fā)展，新的電子器件也層出不窮，數(shù)字電路中 PLD 可編程序邏輯部件 )是目前應(yīng)用最靈活的器件，而 MAX + PLUSⅡ復(fù)陣列矩陣及可編程邏輯用戶系統(tǒng) )是專為開發(fā)這一系列器件的軟件中最成熟，功能最全面，適用范圍非常廣泛的軟件之一，是廣大數(shù)字系統(tǒng)設(shè)計工程師得力的開發(fā)工具。 簡易計算機的 PLD 實現(xiàn) 5 MAX + PLUSⅡ是美 國 Alte。公司研制的一種 軟件開發(fā) 系 統(tǒng) ，它 為 用 戶開發(fā) 、使用 該公司生 產(chǎn) 的 CPLD 器件提供一 個 基于 計 算機的 軟件開發(fā) 與操作平臺。 MAX + PLUSⅡ由 邏輯設(shè)計輸 入、 設(shè)計處 理、 設(shè)計 校 驗 、下 載編 程四大部分 組 成。其主要功能與特 點為 : (1)設(shè)計輸 入、 處 理、 編譯 、校 驗 、仿真、下 載 全部集成在 統(tǒng) 一的 開發(fā)環(huán) 境中，易 學(xué)易用。 (2)設(shè)計環(huán) 境與芯片或 結(jié) 構(gòu) 無關(guān)，簡 化了 開發(fā) 、 設(shè)計過 程。 (3)有豐富的模 塊 化 設(shè)計 工具和器件 庫 。 (4)支持硬件描述 語 言 (AHDL, VHDL 等 )。 (5)提供 Megaco 系 統(tǒng)級 功能。 (6)具有 內(nèi) 核 開 放功能 ， 允許 用 戶 添加宏函 數(shù) 。 用軟件 MAX + PLUSⅡ設(shè)計電路的一般過程如 圖 ： 圖 MAX + PLUSⅡ設(shè)計電路的流程圖 次化設(shè)計是指對于一個系統(tǒng)設(shè)計任務(wù)，將任務(wù)層層分解，在各個層次上分別設(shè)計的方法。在 MAX + PLUSⅡ中，可利用層次化方法來實現(xiàn)數(shù)字系統(tǒng)自頂向下的設(shè)計。一般在電路的具體實現(xiàn)時，先組建低層設(shè)計，再進(jìn)行頂層設(shè)計。 使用 MAX + PLUSⅡ 進(jìn)行設(shè)計一般包括設(shè)計輸入、項目編譯處理、分配 I,B 管腳、項目波形仿真、定時分析和程序下載六個階段。 [2] 本文的目的 本 論 文主要 討論 的是可 編 程 邏輯 器件的 設(shè)計 ，在 總結(jié) 了前人的工作的基 礎(chǔ) 之上，本文工作主要有如下幾 個 方面 : 第一，在查 閱 了大量有 關(guān)的 中英文文 獻(xiàn) 并深刻理解有 關(guān)內(nèi) 容的基 礎(chǔ) 之上， 對 PLD設(shè)計有了一 個 全面深刻的 認(rèn)識 ，能 夠獨 立完成 簡單 的 數(shù) 字系 統(tǒng)設(shè)計 ， 對 于 EDA技 術(shù) 有了相 關(guān)的了解，以此 為后繼的 工作打下了牢固的基 礎(chǔ) 。 第二，完成 課題 《 簡 易 計 算器的 PLD 實現(xiàn) 》，完成 邏輯電 路的 設(shè)計 ， 詳細(xì) 介 紹 各部分 單元電 路的作用，介 紹 整體 電 路的 設(shè)計 。 第三，使用 MAX－ plusⅡ 軟 件 實現(xiàn)電 路的仿真， 實現(xiàn) 相 關(guān)的 波形， 從 而可以驗證 設(shè)計 的正確性與否 。 xx 大學(xué)學(xué)士學(xué)位論文 6 2 分析與 設(shè)計 課題內(nèi)容 簡易計算器的 PLD實現(xiàn) 設(shè)計要求： 1．兩個無符號的 8位二進(jìn)制的相加。 2．兩個無符號的 8位二進(jìn)制的相減（被減的〉 =減的）。 3．兩個無符號的 4位二進(jìn)制的相乘。 總體設(shè)計 總體設(shè)計思路 對 于 計 算器的 實現(xiàn) 可以考慮分成如下三 個 主要部分： 入存儲部分 該 部分用于存 儲數(shù) 據(jù)以便于下一步的 運 行，考 慮 使用寄存器。 2． 計 算部分 設(shè)計 的核心部分。 兩個數(shù) 字 之間 的 運 算 無論 是加、 減 、乘，目前 在數(shù) 字 計 算機中都是化做若干步加法 運 算 進(jìn) 行的。因此， 該 部分主要依靠使用加法器 實現(xiàn) 各 個 部分的 運 算。至于具體如何 實現(xiàn) ，下 一節(jié)會 做具體介 紹 。 3． 輸 出 顯 示部分 輸 出 顯 示部 分 用發(fā)光二級管來實現(xiàn)指示二進(jìn)制的高低電平 總體設(shè)計框圖 設(shè)計總框圖如圖 所示 簡易計算機的 PLD 實現(xiàn) 7 圖 簡易計算器設(shè)計總框圖 單元電路設(shè)計 輸入部分 輸 入部分 的關(guān)鍵 即是寄存器的 選擇 。 8 位 無 符 號 的加、 減 法和 4 位 無 符 號 的乘、除法的 實現(xiàn) 需要寄存器。 寄存器是一種用于暫存數(shù)據(jù)和運算結(jié)果的一種時序電路，它是計算機系統(tǒng)或其它數(shù)字系統(tǒng)中除計數(shù)器之外使用最多的時序邏輯電路，其分為并入 /并出寄存器、串入 /串出、串入并出、并入串出等多種 寄存器，也有一些寄存器包含了上面的幾種寄存器的功能。寄存器是由若干個正沿 D 觸發(fā)器構(gòu)成的一次能存儲多位二進(jìn)制代碼的時序邏輯電路。它具有接收數(shù)據(jù)、存放數(shù)據(jù)或傳送數(shù)據(jù)的功能。這里采用 8 位移位 寄存器 74LS198和 4 位移位寄存器 74LS194。因為此部分只需要寄存功能，故其產(chǎn)生移位作用的引腳不接或者直接接地即可。這樣 74LS198 和 74LS194 就只有寄存的功能了。因為 74LS198 和74LS194 具有保持功能，當(dāng)輸入數(shù)據(jù)時，同時會給其脈沖，這樣數(shù)據(jù)就進(jìn)入了芯片。當(dāng)輸入結(jié)束時，脈沖也同時消失，這樣數(shù)據(jù)就保持在了芯片中，形成了寄存作用。 圖 74194 引腳圖 圖 74198 引腳圖 xx 大學(xué)學(xué)士學(xué)位論文 8 74LS194: 74LS194 引腳圖 如 圖 ， 它是具有左移、右移、清零、數(shù)據(jù)并入、并出、串入、串出等多種功能的 4 位 雙向移位寄存器 ,A、 B、 C、 D 為并行輸入端， QA、 QB、 QC、QD為并行輸出端， SLSI 為左移串行輸入端， SRSI 為右移串行輸入端， 1S 、 0S 為操作模式控制端， CLRN 為直接無條件清零端， CLK 為時鐘脈沖輸入端， 1S 、 0S 和 CLRN 端的控制作 用如表 21。 表 21 74LS194 的控制端作用表 輸 入 輸 出 功能說明 CLR