【正文】 求的增加、屏尺寸的擴(kuò)大 ,數(shù)據(jù)傳輸和控制的時(shí)間也會(huì)增加，如果仍然采用 簡(jiǎn)單的 單片機(jī)作為控制器，將會(huì)影響 畫(huà)面 顯 示 的 效果，嚴(yán)重時(shí)可能 導(dǎo)致 無(wú)法正常工作，然而， 如果控制器采用可編程邏輯器件 ，則可解決這一 難題。軟件部分根據(jù)各芯片的時(shí)序圖進(jìn)行 相應(yīng)的模塊編程， 從而 消除 競(jìng)爭(zhēng)和冒險(xiǎn)。 其次，考慮軟件編程，采用譯碼方式（方案一）驅(qū)動(dòng)可以 使 代碼 簡(jiǎn)化 ，而采用 移位方式（方案二）驅(qū)動(dòng)的可 使他的 拓展性更強(qiáng)。 整個(gè)過(guò)程當(dāng)中， 一次復(fù)位后產(chǎn)生一脈沖信號(hào)，觸發(fā)芯片 在下降沿時(shí)進(jìn)行 復(fù)位。本 次 設(shè)計(jì)采用 的是 共陽(yáng) 極 數(shù)碼管。 Verilog適合系統(tǒng)級(jí)（ system） 、算法級(jí)（ alogrithem）、寄存器傳輸級(jí)（ RTL）、邏輯級(jí)（ logic）、門(mén)級(jí)（ gata）、電路開(kāi)關(guān)級(jí)（ switch）設(shè)計(jì)，而 SystemVerilog 是 Verilog語(yǔ)言的擴(kuò)展和延伸，更適用于可重用的可綜合 IP和可重用的驗(yàn)證用 IP設(shè)計(jì)，以及特大型（千萬(wàn)門(mén)級(jí)以上）基于 IP的系統(tǒng)級(jí)設(shè)計(jì)和驗(yàn)證。更新行數(shù)據(jù)最大周期Tmax=1/50/16=。d19_999) begin C=C+139。b0。 end 1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30,31,32: if(t[2:0]==339。b1。當(dāng)輸入 data=3239。 down_en=139。 rrow=1639。b1111_1111_1111_0111。b1111_0111_1111_1111。 case(k) 0: rrow=1639。 8: rrow=1639。 endcase end end else rrow=1639。 讀寫(xiě)時(shí)鐘芯片 如圖 ，該模塊由命令控制模塊和函數(shù)模塊組成。d0。 end else begin rsmg=data[3:0]。 rscan=639。b1011_0000, _4 = 839。 439。 endmodule 其中， data為顯示的 6位數(shù)值（每四位二進(jìn)制表示一位 BCD碼）； smg_data驅(qū)動(dòng)數(shù)碼管點(diǎn)亮；scan為數(shù)碼管位選通信號(hào)。 以下為 串口接收模塊的源程序： module rx_control_module ( CLK, RSTn, H2L_Sig, RX_Pin_In, BPS_CLK, RX_En_Sig, Count_Sig, RX_Data, RX_Done_Sig )。 rData = 839。d3, 439。d12 : begin i = i + 139。當(dāng)串口接收頂層控制模塊接收到串口接收模塊反饋的完成信號(hào)，就會(huì)關(guān)閉串口接收模塊。 程序設(shè)計(jì)思路： （ 1）讀取高四位，使用 case 語(yǔ)句判斷 BCD 值，當(dāng)接收到行掃完畢標(biāo)志后（ isdone），送顯相應(yīng) BCD 值的列數(shù)據(jù)，循環(huán)逐行送顯； （ 2）讀取低四位，使用 case 語(yǔ)句判斷 BCD 值，當(dāng)接收到行掃完畢標(biāo)志后（ isdone），送顯相應(yīng) BCD 值的列數(shù)據(jù)，循環(huán)逐行送顯。 以下為五位組合按鍵模塊的實(shí)例化程序： module key_interface ( input CLK, input RSTn, input [4:0]Key_In, output [4:0]Key_Out )。 系統(tǒng)軟硬件聯(lián)調(diào) 第一步：連接好 LED 點(diǎn)陣模塊，將驅(qū)動(dòng)點(diǎn)陣顯示“好”字的程序下載到 FPGA 中，運(yùn)行程序。 （ 2） 10ms延遲模塊檢測(cè)到 H2L_Sig為高電平時(shí)，就會(huì)利用 10ms過(guò)濾 H2L_Sig，拉高輸出。 以下是數(shù)據(jù)處理模塊的端口實(shí)例化程序： module address ( input CLK, input RSTn, 圖 串口接收接口 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 24 input [7:0] FIFO_Write_Data , output [15:0] write_data, input isdone )。 assign RX_Data = rData。 end 439。d1 : if( BPS_CLK ) begin i = i + 139。 reg isCount?；旧? rx_bps_module模塊只有在 Count_Sig拉高的時(shí)候，模塊才會(huì)開(kāi)始計(jì)數(shù)。 439。 439。 end endcase parameter _0 = 839。b11_1011。 i=339。 parameter T1ms=1539。 其中， key_left表示左鍵標(biāo)志信號(hào)， key_right表示右鍵標(biāo)志信號(hào)， key_stop為停止移位標(biāo)志信號(hào)，在沒(méi)有讀取到按鍵時(shí)顯示方式為循環(huán)開(kāi)簾和合攏。 14: rrow=1639。 6: rrow=1639。 t0=2439。b1111_1101_1111_1111。b1111_1111_1111_1101。 always (posedge clk or negedge rst) if(!rst) begin t0=2439。 down_en=139。 assign AB=rAB。 i=i+139。 rsclk=139。b0。d0。 LED 點(diǎn)陣顯示模塊 LED 點(diǎn)陣顯示驅(qū)動(dòng) LED點(diǎn)陣顯示模塊完成對(duì) 列選擇和行掃描 。常用的 FPGA的編程語(yǔ)言有二種，一種是 Verilog HDL，一種是 VHDL。 DS1302 主要 用于數(shù)據(jù)記錄，特別是 在 對(duì)某些具有特殊意義的數(shù)據(jù)點(diǎn)的記錄上，能 夠?qū)崿F(xiàn)同步計(jì)時(shí) ，因此測(cè)量系統(tǒng)中 應(yīng)用非常廣泛 。 電源接口及開(kāi)關(guān)電路 如圖 ，其中 F1為限流 的 F110 保險(xiǎn)管 ,主要目的在于保護(hù)電源 。 方案二： 使用 四 個(gè)移位寄存器 74HC595（帶存儲(chǔ)器 ） 和兩個(gè)移位寄存器 74HC164 驅(qū)動(dòng)16*16 的點(diǎn)陣， 74HC595 主要 負(fù)責(zé)列掃描數(shù)據(jù)， 而 74HC164 主要 負(fù)責(zé)行掃描數(shù)據(jù)。串口通信部分 通過(guò) RS232 串口實(shí)現(xiàn)。特別 是 在近年 ,帶有紅 、藍(lán) 、 綠 三基色以及灰度顯示效果的全彩 LED顯示屏，以其豐富多彩的顯示效果而倍受業(yè)界關(guān)注，成為 LED顯示屏市場(chǎng)近年增長(zhǎng)幅度 較大的產(chǎn)品之一。據(jù)悉，20xx 年全球照明市場(chǎng)約 1219 億美元， 而 LED 就占了其中的 %,可見(jiàn)其有一個(gè)很好的發(fā)展前景。 時(shí)鐘模塊完成對(duì)時(shí)鐘芯片的讀寫(xiě)，包括時(shí)鐘初始化和時(shí)鐘信息讀取，最終用數(shù)碼管顯示時(shí)鐘。 通過(guò)編程、調(diào)試、仿真、下載正確地實(shí)現(xiàn)了 合攏、開(kāi)簾 、上下左右移動(dòng)等顯示 形式 ， 其硬件系統(tǒng)的實(shí)驗(yàn)驗(yàn)證也獲得了與軟件模擬仿真結(jié)論相吻合的結(jié)果。 盡管大尺寸液晶顯示在未來(lái)的幾年還有相當(dāng)大的市場(chǎng)份額，但針對(duì)大尺寸直下式背光源的驅(qū)動(dòng)和控制芯片的開(kāi)發(fā)的歷史 并不悠久 。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 3 第 2 章 系統(tǒng)組成及工作原理 系統(tǒng)組成 本設(shè)計(jì)要求使用 Altera 公司的 FPGA 芯片完成 64*16 點(diǎn)陣式 LED 點(diǎn)陣顯示屏的顯示，配備相應(yīng)的 PC 機(jī)軟件，實(shí)現(xiàn)上位機(jī)與下位機(jī)的通信，下位機(jī)實(shí)現(xiàn) 開(kāi)簾 、 合攏、 上下 、 左右移動(dòng)等 多種 顯示 形式 ，并且能夠 顯示時(shí)鐘。 而在 工藝方面， Xilinx 公司 和Altera 公司 生產(chǎn)的 FPGA 都是基于 SRAM 的工藝的，需要在使用時(shí)外接一個(gè)片外存儲(chǔ) 器 用 以保存程序。 同時(shí)，可以 提供 時(shí)分秒 、 日期 、年月 等 信息 ， 更重要的是， 每 月的天數(shù)和閏年的天數(shù) 都 可 相應(yīng)的 自動(dòng)調(diào)整 。 LED 點(diǎn)陣驅(qū)動(dòng)電路 驅(qū)動(dòng)部分使用四 個(gè)帶存儲(chǔ)器的移位寄存器 74HC595 和兩個(gè)移位寄存器 74HC164 組成，74HC595 負(fù)責(zé)列掃描數(shù)據(jù)， 74HC164 負(fù)責(zé)行掃描數(shù)據(jù)。 RS232 串口用于上位機(jī)與下位機(jī)的數(shù)據(jù)傳輸， 而 JTAG 接口用于程序下載與調(diào)試。 Quartus II 設(shè)計(jì)工具支持基于 Verilog HDL、 VHDL 和圖形的設(shè)計(jì)，其內(nèi)部嵌有 VHDL、 圖 Quartus II 設(shè)計(jì)流程 圖 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 10 Verilog HDL 邏輯綜合器。 reg rrclk。b1。 end else case(i) 0: begin risdone=139。 end else begin rser=~data[i1]。 rsclk=139。 行數(shù)據(jù)控制模塊 行數(shù)據(jù)控制模塊主要實(shí)現(xiàn)控制顯示的上下移位功能。b0。 t0=2439。 6: rrow=1639。 14: rrow=1639。b1011_1111_1111_1111。b1111_1111_1011_1111。所以當(dāng)按下停止鍵時(shí)，則直接輸出 1639。 其中， cmd為 8位命令； wrtime保存待寫(xiě)數(shù)據(jù)； rdtime保存讀取的時(shí)鐘； start控制 _function模塊讀寫(xiě)操作選擇； done為 _function完成一次操作后的觸發(fā)信號(hào)； done_sig完成一次時(shí)鐘操湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 18 作的標(biāo)志信號(hào)；其他信號(hào)都是用于聯(lián)絡(luò) _function模塊。 reg [2:0] i。 end else begin rsmg=data[7:4]。 rscan=639。b1000_0000,_9 = 839。d5 : rdata = _5。 rx_bps_module模塊是產(chǎn)生波特率定時(shí)的功能模塊。 圖 串口接收模塊 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 22 input RX_Pin_In。b0。d8, 439。b0。如一個(gè) 8位的 FIFO，若深度為 8，它可以存儲(chǔ) 8個(gè) 8位的數(shù)據(jù)，深度為 12 ，就可以存儲(chǔ) 12個(gè) 8位的數(shù)據(jù)。 input Pin_In。通過(guò)細(xì)致的檢查，發(fā)現(xiàn)有些過(guò)孔和元件引腳有虛焊的現(xiàn)象，用烙鐵重新 進(jìn)行 焊接， 之后 再 用萬(wàn)用表的蜂鳴檔從連通 起始端 的 每個(gè)觸點(diǎn)逐個(gè) 逐個(gè)檢查， 以 確保線(xiàn)路連通 無(wú)誤 ，發(fā)現(xiàn)問(wèn)題 時(shí) 則 及時(shí)做出相應(yīng)的解決。如果 短路， 則進(jìn)一步 仔 細(xì)檢查線(xiàn)路， 然后 作相應(yīng) 的 改動(dòng)。 /**************************/ wire H2L_Sig。 空標(biāo)志： FIFO已空或?qū)⒁?空時(shí)由 FIFO的狀態(tài)電路送出的一個(gè)信號(hào)，以阻止 FIFO的讀操作繼續(xù)從 FIFO中讀出數(shù)據(jù)而造成無(wú)效數(shù)據(jù)的讀出（ underflow）。d13 : begin i = 139。b1。d0 : if( H2L_Sig ) begin i = i + 139。 output Count_Sig。 當(dāng) rx_control_module 模塊拉高 Count_Sig, bps_module 模塊經(jīng) BPS_CLK 對(duì)rx_control_module模塊產(chǎn)生定時(shí)。d6 : rdata = _6。 reg [7:0] rdata。 end 5: 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 20 if(t==T1ms) begin i=339。b11_1101。 reg [5:0] rscan。 表 功能分配 Cmd[ 7.