【正文】 .................................................................................................................. 3 VHDL 的特點(diǎn) ........................................................................................................ 3 VHDL 的設(shè)計(jì)步驟 ................................................................................................ 4 VHDL 的設(shè)計(jì)簡(jiǎn)述 ................................................................................................ 5 VHDL 的描述風(fēng)格 ................................................................................................ 5 FPGA 介紹 ................................................................................................................................ 6 發(fā)展歷史 ............................................................................................................... 6 FPGA 的基本特點(diǎn) ................................................................................................. 7 FPGA 的優(yōu)點(diǎn) ......................................................................................................... 8 Max+plusⅡ介紹 ....................................................................................................................... 8 第三章 系統(tǒng)設(shè)計(jì) .................................................................................................................... 10 系統(tǒng)設(shè)計(jì)要求 ...................................................................................................................... 10 系統(tǒng)設(shè)計(jì)方案 ...................................................................................................................... 10 微波爐控制器的總體設(shè)計(jì)方案 ....................................................................... 10 狀態(tài)控制器 KZQ 的設(shè)計(jì) ................................................................................. 11 數(shù)據(jù)裝載器 ZZQ 的設(shè)計(jì) ................................................................................. 12 烹調(diào)計(jì)時(shí)器 JSQ 的設(shè)計(jì) .................................................................................. 12 顯示譯碼器 YMQ47 的設(shè)計(jì) ............................................................................ 13 主要 VHDL 源程序 ............................................................................................................. 14 狀態(tài)控制器 KZQ 的 VHDL 源程序 ................................................................ 14 南昌工程學(xué)院（本）畢業(yè)設(shè)計(jì)（論文） VII 數(shù)據(jù)裝載器 ZZQ 的 VHDL 源程序 ................................................................ 16 顯示譯碼器 YMQ47 的 VHDL 源程序 ........................................................... 20 系統(tǒng)仿真 /硬件驗(yàn)證 ............................................................................................................. 21 系統(tǒng)的有關(guān)仿真 ............................................................................................... 21 設(shè)計(jì)技巧分析 ...................................................................................................................... 22 系統(tǒng)擴(kuò)展思路 ......................................................................................................................... 23 總結(jié)致謝 .................................................................................................................................... 24 參考文獻(xiàn) .................................................................................................................................... 26 南昌工程學(xué)院（本）畢業(yè)設(shè)計(jì)（論文） 1 第一章 引言 產(chǎn)品背景介紹 Percy 在 1946 年構(gòu)想出微波爐的概念，在 1950 年取得專利。微波爐由2450MHz 的超高頻來加熱食物。此后，硬件描述語言向標(biāo)準(zhǔn)化方向發(fā)展， 1987年成為 IEEE Standard 1076，稱為 VHDL 語言。程序設(shè)計(jì)的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的 CPLD、 FPGA 及各種門陣列器件。 VHDL 程序設(shè)計(jì) 的基本結(jié)構(gòu)如下： 庫(kù)、程序包 實(shí)體 Entity 結(jié)構(gòu)體 Architecture： 進(jìn)程 process、 組件 ponent 等 配置 Configuration 表格 程序設(shè)計(jì)的基本結(jié)構(gòu) 一個(gè)實(shí)體可以對(duì)應(yīng)一個(gè)或者多個(gè)結(jié)構(gòu)體。正是 VHDL 語言的行 為描述能力使自頂向下的設(shè)計(jì)方式成為可能。與門陣列等其他 ASIC（ Application Specific IC）相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、 開發(fā)工具 先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品不需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)（一般在 10 000 件以下）之中。這樣，同一片 FPGA、不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 與結(jié)構(gòu)無關(guān) Max+plusⅡ 系統(tǒng)的核心 Complier 支持 Altera 公司的 FLEX10K、 FLEX8000、FLEX6000、 MAX9000、 MAX7000、 MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。需要譯碼的信息有：數(shù)字 0～ 9，字母 d、 o、 n、 E。 ENTITY KZQ IS PORT(RESET， SET_T， START， TEST， CLK， DONE: IN STD_LOGIC。 LD_8888=39。 WHEN DONE_MSG = LD_DONE=39。) AND (DONE=39。 END PROCESS。 TEMP:=LD_8888 amp。 DATAIN:IN STD_LOGIC_VECT