【正文】 可編程邏輯器件分類 ? 按編程工藝分類 ? 熔絲（ Fuse）型器件。 可編程邏輯器件與 EDA技術(shù)的結(jié)合 ， 使得系統(tǒng)設(shè)計(jì)人員與芯片設(shè)計(jì)人員的相互滲透 ， 從而快速 、 方便地構(gòu)建數(shù)字系統(tǒng) 。其基本結(jié)構(gòu)為“與 — 或陣列”的器件。 ? 向低電壓 、 低功耗的方向發(fā)展 。 PROM的與陣列可編程，而或陣列不可編程； PLA則是與陣列和或陣列都可編程， PLA的陣列如圖所示。 CPLD/FPGA的結(jié)構(gòu)特點(diǎn) ? Xilinx公司的 CPLD/FPGA Xilinx在 1985年首次推出了 FPGA，隨后不斷推出新的集成度更高、速度更快、價(jià)格更低、功耗更低的 FPGA器件系列。單個(gè)固定功能有單級(jí)簡(jiǎn)單和嚴(yán)時(shí)短的優(yōu)點(diǎn)，它的主要缺點(diǎn)是要求大量的功能單元才能實(shí)現(xiàn)用戶設(shè)計(jì)的邏輯，而且相應(yīng)功能單元的級(jí)聯(lián)和布線的延時(shí)會(huì)導(dǎo)致整個(gè)性能的降低。 浮柵編程元件 ? （ Flash Memory） ? 閃速存儲(chǔ)器是一種新的可再編程只讀存儲(chǔ)器 ， 它把 EPROM的高密度 、 低成本的優(yōu)點(diǎn)與 EEPROM的電擦除性能結(jié)合在一起 ， 具有非常廣闊的應(yīng)用前景 。 ? 3． 布局布線 （ 適配 ） 。 適配器的任務(wù)是完成目標(biāo)系統(tǒng)在器件上的布局布線。 （ 2）利用邊界掃描測(cè)試結(jié)構(gòu)，對(duì)被測(cè)部分之間的連接進(jìn)行矢量輸入和響應(yīng)分析。 ? 2． TAP控制器： TAP控制器的作用是將串行輸入的 TMS信號(hào)進(jìn) 行譯碼，產(chǎn)生該模式下所需的各個(gè)控制信號(hào)。 （ 3） Mentor子公司 Exemplar Logic的 LeonardoSpectrum綜合器。 設(shè)計(jì)輸入是設(shè)計(jì)者將所要設(shè)計(jì)的電路以開發(fā)軟件要求的某種形式表達(dá)出來 。 反熔絲型開關(guān) 場(chǎng)氧化物 PLICE多晶硅 PLICE擴(kuò)散 場(chǎng)氧化物 PLICE介質(zhì) ? 1． EPROM ? EPROM的存儲(chǔ)內(nèi)容不僅可以根據(jù)需要來編制 ， 而且當(dāng)需要更新存儲(chǔ)內(nèi)容時(shí)還可以將原存儲(chǔ)內(nèi)容抹去 ， 再寫入新的內(nèi)容 ?？梢岳闷骷邢鄳?yīng)結(jié)構(gòu)的 RAM尋址機(jī)構(gòu)或分開的譯碼器由 RAM的 Q端輸出選取它的輸入數(shù)據(jù)。下面分別介紹當(dāng)前主流 CPLD/ FPGA器件的結(jié)構(gòu)與特點(diǎn)。 A A (b) PLD的互補(bǔ)輸入 PLD器件的基本結(jié)構(gòu) A A (a) PLD的互補(bǔ)緩沖器 (c) PLD中與陣列的表示 F＝ ABD ABCD (d) PLD中或陣列的表示 F＝ A＋ C ABCD ? PROM ? PROM即可編程只讀存儲(chǔ)器（ Programmable Read Only Memory）， ROM除了用作只讀存儲(chǔ)器外，還可作為 PLD使用。 ? 降低設(shè)計(jì)成本，采用可編程邏輯器件為降低投資風(fēng)險(xiǎn)提供了合理的選擇途徑，它不需掩膜制作費(fèi)用，在設(shè)計(jì)的初期或在小批量的試制階段，其平均單片成本遠(yuǎn)低于門陣列。 （ 6）進(jìn)入 20世紀(jì) 90年代以后，集成電路技術(shù)進(jìn)入到飛速發(fā)展的時(shí)期。 （ 3） 20世紀(jì) 80年代初， Lattice公司發(fā)明了電可擦寫的、比 PAL器件使用更靈活的通用可編程陣列邏輯 GAL。 ? SRAM型器件，即 SRAM查找表結(jié)構(gòu)的器件。 PLD器件的基本結(jié)構(gòu) 查找表 LUT 輸入 1 輸入 2 輸入 4 輸入 3 輸出 ? 電路符號(hào) ? 在常用的 EDA軟件中，原理圖一般是用圖中所示的“常用符號(hào)”來描述表示的。 PLD器件的基本結(jié)構(gòu) ? 高密度可編程邏輯器件（ HDPLD）主要包括 CPLD和 FPGA，它們的邏輯規(guī)模都比較大，能夠?qū)崿F(xiàn)一些復(fù)雜的數(shù)字系統(tǒng)功能。 FPGA和 CPLD都是可編程 ASIC， 有許多共同的特點(diǎn) ， 但由于CPLD和 FPGA硬件結(jié)構(gòu)上的差異 ， 使得它們具有各自的特點(diǎn)： ? 在結(jié)構(gòu)工藝方面； ? 在觸發(fā)器數(shù)量上； ? 在邏輯規(guī)模和復(fù)雜度方面； ? 在時(shí)延方面； ? ? CPLD/FPGA的結(jié)構(gòu)特點(diǎn) ? 可編程邏輯器件可以由用戶編程實(shí)現(xiàn)專門要求的功能 ， 主要是由于其提供了四種可編程資源：即位于芯片內(nèi)部的可編程功能單元；位于芯片四周的可編程 I/O；分布在芯片各處的可編程布線資源和片內(nèi)存儲(chǔ)塊 RAM。熔絲型開關(guān)的編程原理如圖所示。 CPLD/FPGA設(shè)計(jì)流程 設(shè)計(jì)輸入 ? 2． HDL綜合器常用的三種綜合器 。分別是：芯片級(jí)測(cè)試、板級(jí)測(cè)試和系統(tǒng)級(jí)測(cè)試。 （ 3）對(duì)單個(gè)核心邏輯進(jìn)行測(cè)試，可以初始化該邏輯并且利用其本身的測(cè)試結(jié)構(gòu)。把設(shè)計(jì)下載到對(duì)應(yīng)的實(shí)際器件，實(shí)現(xiàn)硬件設(shè)計(jì)。 ? 5．編程下載和硬件測(cè)試 把適配后生成的下載或適配文件，通過編程器或編程電纜裝入到 FPGA或 CPLD器件中的過程稱為下載。 它的基本單元是由 5個(gè)晶體管組成的存儲(chǔ)器 。 輸入 — 輸出焊盤 工藝線寬與供電電壓的關(guān)系 布線資源是可編程邏輯器件中一種專用的內(nèi)部互連結(jié)構(gòu)，它主要用來提供高速可靠的內(nèi)部連線，以保證信號(hào)在芯片內(nèi)部的相鄰功能單元之間、功能單元與 I/O塊之間進(jìn)行有效的傳輸。 Altera公司目前能夠提供以下 5類宏功能模塊： （ 1）數(shù)字信號(hào)處理類。當(dāng) PLA的規(guī)模增大時(shí)，這個(gè)優(yōu)勢(shì)