【正文】 點采用 PLD設計數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點： （ 1） 減小系統(tǒng)體積： 單片 PLD有很高的密度，可容納中小規(guī)模集成電路的幾片到十幾片。第八章 可編程邏輯器件 可編程陣列邏輯 (PAL) 通用陣列邏輯 (GAL) 高密度 PLD 現(xiàn)場可編程門陣列（ FPGA） 概述 現(xiàn)場可編程邏輯陣列 (FPLA)3/1/2023 1 概述目前集成電路分為 通用型 和 專用型 兩大類。器件編程： 即 “下載 ”和 “配置 ”，即將編程數(shù)據(jù)放到具體的可編程器件中。 在這種結構中，與陣列可編程，或陣列中每個或門所連接的乘積項是固定的，見下頁圖。 在有些可編程 I/O結構的 PAL器件中，在與或邏輯陣列的輸出和三態(tài)緩沖器之間還設置有可編程的異或門。因此，同一型號的 GAL器件可滿足多種不同的需要。3/1/2023 44（一）優(yōu)點： GAL是繼 PAL之后具有較高性能的 PLD，和 PAL相比，具有以下優(yōu)點：(1) 有較高的通用性和靈活性 ： 它的每個邏輯宏單元可以根據(jù)需要任意組態(tài)，既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。與 GAL相比，大量增加了OLMC的數(shù)目，并且增加了對 OLMC中寄存器的異步復位和異步置位功能，因此其 OLMC使用更靈活。（四）芯片功耗： 高密度可編程邏輯器件 HDPLD的功耗一般在 ～ ，而 FPGA芯片功耗 ～ 5mW，靜態(tài)時幾乎沒有功耗，所以稱 FPGA為零功耗器件。5. 與 GAL相比，從結構上增加了：異步時鐘、異步清除功能。CLK、 OE作為時鐘和輸出緩沖器的使能信號，是器件的公共端（TSMUX選中 OE端）OMUX選中 1端，DFF的 Q端輸出3/1/2023 43（ 4）反饋組合輸出組態(tài)： AC0=AC1(n)=1,且 SYN=1饋到與陣列。所以可選擇 PAL14H4。3/1/2023 21用途：產生組合邏輯電路1. 專用輸出結構3/1/2023 22全加器3/1/2023 232. 可編程 I/O輸出結構用途：組合邏輯電路，有三態(tài)控制可實現(xiàn)總線連接可將輸出作輸入用3/1/2023 24 這種結構的或門輸出經過三態(tài)輸出緩沖器，可 直接送往輸出 ，也可再經互補輸出的緩沖器 反饋 到與陣列輸入。② 也可簡單地在對應的與門中畫叉，因此 E=D=0。本章只介紹硬件。（一）定制型：由用戶提出功能，交工廠生產。這不僅簡化了系統(tǒng)設計，而且減少了級間延遲，提高了系統(tǒng)的處理速度；3/1/2023 6 （ 7） 系統(tǒng)具有加密功能： 多數(shù) PLD器件，如 GAL或高密度可編程邏輯器件，本身具有加密功能。3/1/2023 15（按集成度分類）可編程邏輯器件 PLD LDPLD （低密度 PLD）HDPLD （高密度 PLD）EPLD FPGAiSPPROM FPLA PAL GAL3/1/2023 16組合電路和時序電路結構的通用形式A0~An1W0W(2n1)D0Dm 現(xiàn)場可編程邏輯陣列（ FPLA）3/1/2023 17組合電路和時序電路結構的通用形式3/1/2023 18 可編程陣列邏輯器件（ PAL） PAL的基本結構 PAL是由可編程的與陣列、固定的或陣列和輸出電路三部分組成。(3) 代表 PAL器件的最大陣列輸入數(shù)；(4) 代表輸出電路類型（見另頁）。只要有一個 OLMC設置成寄存器輸出組態(tài)，則 1號腳就是 CP時鐘信號。 EPLD、 FPGA等高密度可編程邏輯器件出現(xiàn)后，上述缺點都得到克服。 復雜可編程邏輯器件（ CPLD）基于半導體物理結構，所以斷電后編程信息能保存。信號的傳輸延時可預測，可控制。分為兩類：一類是紫外線可擦除的 EPLD（采用 UVEPROM工藝），另一類是電可擦除 EPLD（采用 E2PROM工藝）。 8個宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。(6) 表示器件功耗級別、速度等級，封裝形式等信息。同一型號的 PAL器件的輸入、輸出端個數(shù)固定。器件的邏輯功