【正文】 或PLD/FPGA。利用PLD/FPGA，電子系統(tǒng)設計工程師可以在實驗室中設計出專用IC，實現(xiàn)系統(tǒng)的集成，從而大大縮短了產(chǎn)品開發(fā)、上市的時間，降低了開發(fā)成本。LatticeECP3 FPGA還提供中檔FPGA系列中最快的LVDS I / O,能夠處理1Gbps速率的輸入和輸出信號, M位的嵌入式存儲器。具有輸入延時塊的1Gbps LVDS I / O,能與高性能的ADC和DAC 相連接。DSP slices還具有創(chuàng)新的級聯(lián)功能,能實行寬的ALU及加法樹的功能,且不會出現(xiàn)FPGA邏輯的性能瓶頸現(xiàn)象。主要技術指標：l FPGA：EP4CGX150DF27C8 ，150,000個邏輯單元(LE)，360個18x18的乘法器，6,480Kbit 片內(nèi)內(nèi)存l 配置方式：FPP，支持4個配置頁l SSRAM同步內(nèi)存：CY7C1360Cl DDR2 內(nèi)存：32bit,128MBytel SFP：l 千兆以太網(wǎng)：1路，10M/100M/1000M自適應l ： FIFOl 時鐘生成器：5M500MHzl 2選1驅(qū)動4，時鐘驅(qū)動l 1個高精度有源時鐘晶振l PCIE X4 ：PCIE X4 適應和PC主機高速通訊l 8個DIP開關輸入l 4路LED輸出l HSMC高速擴展接口l 余量足夠的電源支持，12A核心電源，5A的可配置VCCIO電源支持LatticeECP3 ?系列 萊迪思半導體公司的中檔的65nm LatticeECP3 ?系列,它是業(yè)界最低功耗和價格的擁有SERDES 功能的FPGA器件。EEPROM工藝的PLD密度小，多用于5,000門以下的小規(guī)模設計，適合做復雜的組合邏輯，如譯碼。它們的與陣列（即地址譯碼器）是固定的，并且將所有輸入變量的最小項全部譯出了。典型的PLD由一個“與”門和一個“或”門陣列組成，而任意一個組合邏輯都可以用“與—或”表達式來描述，所以， PLD能以乘積和的形式完成大量的組合邏輯功能。有的資料把可擦除的PLD都統(tǒng)稱為EPLD，但更一般的是指繼PAL、GAL之后推出的一代集成度遠高于PAL、GAL，但相對CPLD和FPGA較低的可擦除的可編程邏輯器件。PLD/FPGA開發(fā)軟件已經(jīng)發(fā)展的相當完善，用戶甚至可以不用詳細了解PLD的內(nèi)部結(jié)構，也可以用自己熟悉的方法：如原理圖輸入或HDL語言來完成相當優(yōu)秀的PLD設計。CPLD控制并行FLASH進行FPP方式FPGA配置以適應各種快速啟動應用，支持多個分頁的配置空間，讓平臺能保存多種硬件電路配置。擁有三速率支持功能且無需采用任何過采樣技術,能盡可能少地消耗功率。技術參數(shù)如下：