【正文】 F。END fen_pin2。圖44 50分頻模塊波形仿真圖 功能控制電路 消抖同步模塊消抖同步模塊xiaodou（如45圖所示）用于消除手動按鍵產(chǎn)生的不穩(wěn)定脈沖。 END PROCESS。 END IF。 VARIABLE th,tl:std_logic_vector(3 DOWNTO 0)。039。 a:=39。 state:=yellow1。 th:=th1。 ra=39。 END IF。 BEGIN IF(clk39。圖413數(shù)據(jù)選擇模塊數(shù)據(jù)選擇模塊mux41的源程序如下：LIBRARY ieee。 END PROCESS。 WHEN0111=q:=0100111。本系統(tǒng)由八個部分組成，利用MAX+plusⅡ軟件編譯調(diào)試各個模塊，通過仿真波形圖對比設(shè)計時預(yù)期的效果檢驗?zāi)K設(shè)計正確。在閑聊中她總是能像知心朋友一樣鼓勵你，在論文的寫作和措辭等方面她也總會以“專業(yè)標準”嚴格要求你，從選題、定題開始，一直到最后論文的反復(fù)修改、潤色，劉老師始終認真負責(zé)地給予我深刻而細致地指導(dǎo)，幫助我開拓研究思路，精心點撥、熱忱鼓勵。那種感覺就宛如在一場盛大的頒獎晚會上，我在晚會現(xiàn)場看著其他人一個接著一個上臺領(lǐng)獎，自己卻始終未能被念到名字，經(jīng)過了很長很長的時間后，終于有位嘉賓高喊我的大名，這時我忘記了先前漫長的無聊的等待時間，欣喜萬分地走向舞臺，然后迫不及待地開始抒發(fā)自己的心情，發(fā)表自己的感想。 END PROCESS。 WHEN0011=q:=1001111。so=10。片選信號產(chǎn)生模塊sel的仿真波形如圖412所示。ENTITY sel IS PORT(clk:IN std_logic。 a:=39。THEN th:=0000。039。 ELSE th:=0000。 WHEN red=IF a=39。139。 timeah,timeal:OUT std_logic_vector(3 DOWNTO 0))。 BEGIN IF(a39。 temp2:=temp1。 END PROCESS。圖43 50分頻模塊圖分頻器模塊fen_pin2的源程序如下：LIBRARY ieee。139。BEGIN PROCESS(clk100Hz) BEGIN IF(clk100Hz39。此時，控制器回到緊急情況到來之前的狀體工作。功能控制模塊XIAODO和狀態(tài)控制模塊NO組成。紅燈綠燈黃燈的持續(xù)時間分別為60s、57s和3s，顯示順序為其中一個方向是紅燈、黃燈、綠燈、黃燈，另一個方向是綠燈黃燈紅燈黃燈。全集成化MAX+plusⅡ的設(shè)計輸入、處理與校驗功能一起提供了全集成化的一套可編程邏輯開發(fā)工具，可以加快動態(tài)調(diào)試，縮短開發(fā)周期。如果實驗?zāi)M結(jié)果不能滿足設(shè)計的要求，則需要重新綜合并將設(shè)計重新裝配于新的器件中，其間不乏反復(fù)嘗試各種綜合過程和裝配過程，或選擇不同速度的器件。 VHDL設(shè)計及綜合過程通常設(shè)計過程可劃分為下述的六個步驟：（1）明確設(shè)計要求：在進行編寫代碼工作之前，首先明確認識設(shè)計目的和要求，對所需的信號建立時間、時鐘輸出時間、最大系統(tǒng)工作頻率、關(guān)鍵路徑等這些要求進行定義，然后再選擇適當?shù)脑O(shè)計方式和相應(yīng)的器件結(jié)構(gòu)，進行設(shè)計。它能夠支持設(shè)計單元庫的創(chuàng)建，用以存儲在附屬子設(shè)計中重復(fù)使用的元件。（4）開發(fā)工具智能化，功能強大。 EAD與傳統(tǒng)設(shè)計方法的比較與傳統(tǒng)的電子設(shè)計放大相比，EAD技術(shù)對于復(fù)雜電路的設(shè)計和調(diào)試都比較簡單，如果莫一過程存在錯誤，查找和修改起來比較方便，而且EAD技術(shù)的可移植性很強。 Max PlusⅡ。關(guān)鍵詞：EAD技術(shù)；VHDL語言；Max PlusⅡ；仿真Based on VHDL design of traffic signal controllerAbstractTraffic light controller system is usually developed by microprocessor or paper introduces the design of traffic light system base on EDA,one important characteristic of the EDA is that the design documents should be pleted by the HDL, the digital circuit experiment utilized veryhighspeed integrated circuit hardware description language(VHDL) may reduce the difficulties of digital system designing,and it is widely used by electronic designer at the design problem of traffic light controller,this paper puts forward a hardware realization method of traffic light system with analyzing the architecture of system,it gives the program of each module with VHDL using hierarchical design also gives the simulation results by Max PlusⅡ. Be pletely realized VHDL Language39。因此，本設(shè)計中采用了EDA技術(shù)，應(yīng)用目前廣泛應(yīng)用的VHDL硬件電路描述語言，實現(xiàn)交通系統(tǒng)控制器的設(shè)計，利用MAX+PLUSⅡ集成開發(fā)環(huán)境進行綜合、仿真、完成系統(tǒng)的控制作用。（2）開發(fā)投資小，芯片在出廠前都做過百分之百的測試，而且設(shè)計靈活，發(fā)現(xiàn)錯誤可直接更改設(shè)計，降低了潛在的花費。VHDL是70年代到80年代中期，由美國國防部資助的項目產(chǎn)品，其目標只是一個使電路文本化的一種標準，為了使人們采用文本方式描述的設(shè)計能夠被他人所理解。在工藝更新時，無須修改原設(shè)計程序，只要改變相應(yīng)的映射工具就行了。布局布線工作的好壞對于FPGA設(shè)計的性能有著很大的影響，一個優(yōu)化的布局布線可將電路的關(guān)鍵部分緊密地配置在一起，以消除布線延時。當前MAX+plusⅡ軟件提供與多種第三方EDA工具的接口。倒計時顯示器用來顯示允許通行或者禁止通行所剩的時間。在EN信號控制下，當出縣特殊情況時，即中斷正常運行，進入緊急狀態(tài)，使紅燈全亮，倒計時時鐘停止計時，并且利用信號clk2Hz,使顯示數(shù)字閃爍。這樣在EN=1時，黃燈，綠燈被屏蔽，倒計時停止且時間屏蔽，兩方向的紅燈都點亮。ARCHITECTURE bhv OF fen_pin1 ISSIGNAL qan:std_logic_vector(3 DOWNTO 0)。event AND clk100Hz=39。END bhv。 END IF。event AND clk1Hz=39。 en:OUT std_logic)。USE 。 a:=39。 state:=yellow2。 th:=th1。 ya=39。 END IF。 END IF。圖412片選信號產(chǎn)生模塊片選信號產(chǎn)生模塊sel的源程序如下：LIBRARY ieee。 sell=tmp。 WHEN101=q=d3。 BEGIN CASE d IS WHEN0000=q:=0111111。 q4=q(4)。經(jīng)驗總結(jié)[M].北京：北京航空航天大學(xué)出版社，2005.[13] [M].北京：北京航空航天大學(xué)出版社，2007.[14]　辛春艷，VHDL硬件描述語言[M].北京：國防工業(yè)出版社，2002.[15]　沃爾夫，[M]. 北京：機械工業(yè)出版社，2006.[16] Peter [M].北京：.[17]　Stephen Brown, Zvonko Vranesic. 數(shù)字邏輯與VHDL設(shè)計[M]. 北京：清華大學(xué)出版社，2005.[18] ，The Disigner39。在論文寫作過程中給與我的鼓勵和幫助，同窗共讀的情誼我將永遠銘記于心。（2）結(jié)合實際道路情況，可以研究3相位、4相位交通信號燈控制系統(tǒng)的實現(xiàn)。 WHEN OTHERS=q:=1111001。415圖七段顯示譯碼模塊七段顯示譯碼模塊dec7s的源程序如下：LIBRARY ieee。 d0,d1,d2,d3:IN std_logic_vector(3 DOWNTO 0)。)THEN IF tmp=000THEN tmp:=001。 timeah=th。039。 ELSE th:=0000。 WHEN yellow1=IF a=39。139。 ELSE tl:=tl1。event AND clk=39。 END no_arc。由圖可以看出，時鐘信號clk1Hz下降沿有效。ENTITY xiaodou ISPORT(jinji,clk1Hz:IN std_logic。 BEGIN IF(clk100Hz39。 PROCESS(qan,qbn) BEGIN IF(qan=1001AND qbn=1001)THEN clk1Hz=39。cin=39。USE 。在正常情況下jinji信號輸入端為低電平以保證電路正常工作，時鐘信號clk1KHz作為動態(tài)掃面顯示控制電路模塊MUX41的片選信號，不僅控制倒計時器顯示的選擇輸出，還產(chǎn)生動態(tài)掃描顯示控制電路的片選信號，所以要求時鐘