【正文】 度小于2%；（4）兩路信號的相位差可以在0—359度內可調，；（5）所有參數(shù)均可程控設置；（6）微處理器單元與控制邏輯單元信號連線3條。 unsigned char str_1chp2[]= 0 176。unsigned char str_td3[]= 設置通道3: 。 scl=0。 delayx()。 //鍵入“2”鍵 case /*0xd7*/0xe7:*key=3。 //鍵入“0”鍵 case /*0xdd*/0xb7:*key=39。d39。j++) x1=x1*10+n[j]。 write_byte(11,ch_p[0]/256)。switch(flag_s){ case 0:strcpy(str_td,str_td1)。 39。 txt_disp(str_chpv1,0x88)。 strcpy(str_chpf1,str_chpf2)。i8) { flag_anjian=0。str_chpv1[1]=39。 str_chpf1[10]=a+48。str_chpv1[1]=0x1a。 txt_disp(str_chpf1,0x90)。amp。 strcpy(str_td,str_errf)。 if((d1i1)==0) ch_f[0]=i1*ch_f[1]。) { if(a==39。) { return。str_chp1[1]=39。continue。str_chp1[1]=39。039。e39。 m=jisuan(n1,k)。break。) if(a==39。) { return。str_chp1[1]=39。continue。str_chp1[1]=39。039。 } } else if(a==39。flag_anjian) break。 switch (flag_s) { case 0:ch_p[0]=suanfa_p0(m)。key)。*/str_ch2[1]=39。 lcd_txt_clr()。 case 1:strcpy(str_td,str_td2)。 TL0=0。 txt_disp(str_t,0x98)。 } break。 unsigned char flag_m=0。ET0=1。 break。break。 39。flag_d) { if(i==0) { strcpy(str_chp1,str_chp)。amp。break。 i=0。 if(a==39。str_td[14]=0xa1。 } } if(flag_d) k=i。 } else { lcd_gra_clr()。 39。flag_d) { if(i==0) { strcpy(str_chpv1,str_chpv)。amp。break。 i=0。 if(a==39。 ch_f[1]=suanfa_f(f[1])。 if(m1200) /*頻率大于1200提示出錯*/ { ET0=1。) { while(str_chpf1[10]==39。i++。 39。} if(!flag_damp。 39。 } else if(a=0amp。d39。str_chp1[1]=0x1a。 switch (flag_ForVorP[flag_s]) { case 0: str_chpf1[1]=0x1a。unsigned char k。 write_byte(7,ch_f[1]%256)。}double jisuan(unsigned int n[],unsigned char i){ double x1=0,x2=0。 //鍵入“菜單”鍵 case /*0xde*/0x77:*key=39。 //鍵入“8”鍵 case /*0x7d*/0xbe:*key=9。 // if(KeyCode!=0x7e) //如果“執(zhí)行”鍵未按下，則繼續(xù)掃描 switch(KeyCode) //對比數(shù)據(jù)值 { case /*0x77*/0xee:*key=1。 delayx()。 sda=1。 //第二行漢字內容unsigned char code str_errp[]={相位: 176。 unsigned char str_1chpv1[]= 0 V 。：我們的頻率設計：采用36bitNCO，40MHz有源晶振，準確度等于晶振準確度，頻率設置采用24bit長，因濾波器幅頻特性限定。Fsys為連接CPLD內部的晶振，此信號連接在14位計數(shù)器上，由SET[5,0]來控制信號的脈沖，根據(jù)公式Fout=40M /2＾,此頻率為基頻。一些FPGA可以讓設備的一部分重新編輯而其他部分繼續(xù)正常運行綜上所述：方案一結合了方案二的優(yōu)點而且也節(jié)約了實驗成本，所以選擇方案一來完成控制邏輯單元。利用該特性可使應用程序以傳統(tǒng)的80C51時鐘頻率（每個機器周期包含12個時鐘）或X2方式（每個機器周期包含6個時鐘）的時鐘頻率運行，選擇X2方式可在相同時鐘頻率下獲得2倍的吞吐量。MSP430以P89V51RD2芯片為本設計的控制核心，通過單片機與CPLD的連接實現(xiàn)對波形的頻率、幅度及相位差的程控可調，并且可實現(xiàn)取消微處理器單元，控制邏輯單元也能實現(xiàn)獨立設置特定參數(shù)信號功能。采用矩陣式鍵盤可大大提高了I/O口的利用率，而采用液晶顯示則可以通過控制單元對液晶提供各種控制命令,如：清屏、字符閃爍、光標閃爍、顯示移位等多種功能，顯示內容豐富，并且具有微功耗、體積小，超薄輕巧的特點。125 nsCPLD和FPGA另外一個區(qū)別是大多數(shù)的FPGA含有高層次的內置模塊（比如加法器和乘法器）和內置的記憶體。此方案符合設計題目要求，具有易操作，穩(wěn)定性強等優(yōu)點。將第二級得到的信號送入第三級，仍然經(jīng)過兩次三階低通濾波得到正弦波，而這一級由差頻控制其信號。 unsigned char flag_ForVorP[3]=0。 。 temp=adr|date。 delayx()。 //第二次檢測 L4=KEYBUS。break。 //鍵入“執(zhí)行”鍵 case /*0xbe*/0x7d:*key=39。 for(y=10。 write_byte(4,ch_f[0]%256)。unsigned char flag_d=1。 strcpy(str_chpf1,str_chpf2)。 39。||a==39。 } else if(a==39。 39。039。str_chpv1[1]=39。break。return。amp。N=20。 case 1: while(i9) { txt_disp(str_td,0x80)。 txt_disp(str_chpf1,0x90)。 39。 } str_chpv1[10]=39。b39。 case 2: str_chpf1[1]=39。c39。.39。 } EA=1。 case 2: while(i9) { txt_disp(str_td,0x80)。 txt_disp(str_chpf1,0x90)。 39。 } str_chp1[10]=39。b39。 case 2: str_chpf1[1]=39。 } else if(a==39。 if(str_chp1[10]==39。 break。 } }break。break。 } txt_disp(str_title,0x80)。 case 1: settongdao(str_2chpf1,str_2chpf2,str_2chpv1,str_2chpv2,str_2chp1,str_2chp2)。 TR0=0。 TL0=(655361588)%256。 case 1: str_ch2[1]=0x1a。||key==39。break。 ET0=1。.39。 str_chp1[10]=39。 case 1: str_chpf1[1]=39。ik1) { continue。 case 2: str_chpf1[1]=39。a=9amp。 else flag_ForVorP[flag_s]=(flag_ForVorP[flag_s]+2)%3。 sendvalue()。 EA=1。||str_chpv1[10]==39。 str_chpv1[10]=39。 case 1: str_chpf1[1]=39。ik3) { continue。 case 2: str_chpf1[1]=39。a=9amp。 else flag_ForVorP[flag_s]=(flag_ForVorP[flag_s]+2)%3。 } } sendvalue()。 break。 if(str_chpf1[10]==39。 } else if(a==39。break。 } else if(a==39。break。str_chpv1[1]=39。 txt_disp(str_td,0x80)。a)。 39。break。 write_byte(14,6