【正文】 enpinqi PORT(clk : IN std_logic。 clk=39。 F100HZ :IN STD_LOGIC。139。139。 END PROCESS。 DP3 : OUT std_logic)。 SIGNAL DP2 : std_logic。 門控信號：在此模塊中有一個輸入端和兩個輸出端，輸入端為上面的閘門選擇器輸出的頻率，兩個輸出端分別為計(jì)數(shù)器是能控制信號（鎖存器控制信號），和計(jì)數(shù)器清零信號。 END PROCESS。USE 。 WAIT FOR 100 NS。end CNT10。 END PROCESS。 ENA : IN std_logic。 CLK=39。architecture Behavioral of LATCH4 isbegin PROCESS(CLK,DIN) IS BEGIN IF CLK39。EVENT AND CLK=39。 S6 : out STD_LOGIC_VECTOR (23 downto 0))。entity POINTCON is Port ( SE1 : in STD_LOGIC。 AND SE10=39。 不符合上述三檔時，小數(shù)點(diǎn)全部消隱 END IF。 END IF。 AND DP2=39。 END IF。 QOU(19 DOWNTO 0)=DIN(19 DOWNTO 0)。 END IF。 WHEN 001=DATA=DATAIN(7 DOWNTO 4)。 WHEN 1001=SEG=0010000。 END COMPONENT。 管腳分配：由系統(tǒng)的頂層文件可以看到該系統(tǒng)的輸入端共有5個，輸出端有11個，：NET CLKIN LOC = T8。NET SEL2 LOC = E7。在本次試驗(yàn)中我回顧了在《數(shù)字電路》課程中學(xué)過的關(guān)于數(shù)字電路的設(shè)計(jì)的部分，了解了VHDL和Verilog語言的區(qū)別與聯(lián)系，以及它們的優(yōu)缺點(diǎn)，以及它們主要針對的設(shè)計(jì)對象。NET SEG5 LOC = B12。END。USE 。 WHEN 0101=SEG=0010010。 SEG : OUT STD_LOGIC_VECTOR (6 DOWNTO 0))。 QOU(19 DOWNTO 16)=1111。139。 AND DP2=39。 QOU : out STD_LOGIC_VECTOR (23 downto 0))。EVENT AND CLK=39。 AND SEL=001 THEN DP=39。 AND SEL=011 THEN DP=39。首先我們編寫小數(shù)點(diǎn)控制的源文件代碼：library IEEE。 S2 : in STD_LOGIC_VECTOR (3 downto 0)。 DIN : in STD_LOGIC_VECTOR。entity LATCH4 is Port ( CLK : in STD_LOGIC。BEGIN uut: CNT10 PORT MAP( CLK = CLK, CLR = CLR, ENA = ENA, CQ = CQ, CO = CO)。USE 。139。 CLR : in STD_LOGIC。039。 將G1賦給gat輸出端，它是計(jì)數(shù)器的使能信號同時也是鎖存器的鎖存信號end Behavioral。EVENT AND FREF=39。 WAIT FOR 100 NS。 SIGNAL F100HZ : std_logic := 39。 F100HZ : IN std_logic。139。139。 THEN FREF=F1HZ。 SE10 : in STD_LOGIC。BEGIN uut: fenpinqi PORT MAP(clk = clk, clkout1 = clkout1, clkout10 = clkout10, clkout100 = clkout100, clkout1K = clkout1K)。USE 。end process。event and clk=39。signal t100:integer range 1 to 240000。3）門控電路，產(chǎn)生用于計(jì)數(shù)的使能控制信號，清零信號以及鎖存器鎖存信號。電子技術(shù)綜合試驗(yàn)實(shí)驗(yàn)報(bào)告 班級：測控一班 學(xué)號：2907101002 姓名：李大帥 指導(dǎo)老師：李穎基于FPGA的數(shù)字頻率計(jì)設(shè)計(jì)報(bào)告一、 系統(tǒng)整體設(shè)計(jì)設(shè)計(jì)要求: 被測輸入信號：方波 測試頻率范圍為：10Hz～100MHz 量程分為三檔：第一檔：閘門時間為1S時， 第二檔：， 第三檔：。4）計(jì)數(shù)器，用于對輸入的待測信號進(jìn)行脈沖計(jì)數(shù)，計(jì)數(shù)輸出。signal t1K:integer range 1 to 24000。139。process(clk)is begin if clk39。USE 。 tb : PROCESS BEGIN clk=39。 SE100 : in STD_LOGIC。 當(dāng)閘門控制在第一檔的時候，令輸出端輸出1HZ輸入端的輸入，小數(shù)點(diǎn)控制dp1有效，dp2，dp3無效 DP1=39。 DP2=39。 DP3=39。 FREF : OUT std_logic。039。 END PROCESS。139。源文件編寫完成后保存編譯并生成圖形文件符號如圖：仿真文件代碼如下：LIBRARY ieee。 WAIT FOR 100 NS。 ENA : in STD_LOGIC。 END IF。ENTITY TBCNT10_vhd ISEND TBCNT10_vhd。 tb : PROCESS BEGIN CLK=39。 DIN : in STD_LOGIC_VECTOR (3 downto 0)。 QOU : out STD_LOGIC_VECTOR)。 S3 : in STD_LOGIC_VECTOR (3 downto 0)。use 。039。039。139。end DSELE。039。 AND DP2=39。 QOU(15 DOWNTO 12)=1111。END DISPLAY1。 WHEN 0110=SEG=0000010。ENTITY TBCTRLS_vhd ISEND TBCTRLS_vhd。結(jié)果如下：有仿真結(jié)果我們可以看出程序運(yùn)行正常，邏輯上沒有任何問題。NET SEG6 LOC = A11。我覺得我通過本次試驗(yàn)學(xué)會了很多。NET SEL1 LOC = D8。三、設(shè)計(jì)實(shí)現(xiàn) 頂層文件： ，按照下圖連接各模塊生成的圖形文件符號，完成后保存編譯。 SEL : OUT std_logic_vector(2 downto 0))。 WHEN 1000=SEG=0000000。BEGIN PROCESS(SEL,OVERIN) IS BEGIN CASE SEL IS 對位選信號進(jìn)行判斷，對應(yīng)每一位分別提取數(shù)據(jù)中的不同位置的數(shù)據(jù)賦給中間信號DATA WHEN 000=DATA=DATAIN(3 DOWNTO 0)。 QOU(7 DOWNTO 0)=DIN(7 DOWNTO 0)。 THEN IF DIN(23 DOWNTO 20)=0000 THEN QOU