【正文】 最后結(jié)果顯示程序工作正常，讀數(shù)清晰穩(wěn)定，完全符合開始時(shí)的要求。NET SE100 LOC = L7。039。 END IF。 END CASE。use 。 IF DIN(23 DOWNTO 20)=0000 AND DIN(19 DOWNTO 16)=0000 AND DIN(15 DOWNTO 12)=0000 THEN QOU(23 DOWNTO 20)=1111。 QOU(19 DOWNTO 16)=1111。 QOU(19 DOWNTO 16)=1111。use 。use 。 第二檔時(shí)，第三位的數(shù)碼管小數(shù)點(diǎn)點(diǎn)亮 ELSIF SE1=39。architecture Behavioral of POINTCON isbegin PROCESS(SE1,SE10,SE100,SEL) IS BEGIN IF SE1=39。S6(7 DOWNTO 4)=S4。文件編寫完成后保存編譯生成圖形文件符號(hào)，如圖：鎖存完成后有六組四位二進(jìn)制數(shù)和一個(gè)一位二進(jìn)制數(shù)，所以我們隊(duì)總線進(jìn)行了合并，即將六組四位數(shù)合并成一個(gè)二十四位數(shù)，合并程序如下：library IEEE。end Behavioral。鎖存器： 由于前面的計(jì)數(shù)器的輸出為六組四位二進(jìn)制數(shù)和一個(gè)溢出信號(hào)，所以我們使用的鎖存器也使用六個(gè)四位鎖存器和一個(gè)一位鎖存器。 SIGNAL CLR : std_logic := 39。039。EVENT AND CLK=39。使用上面的門控信號(hào)產(chǎn)生的gat信號(hào)控制計(jì)數(shù)器的使能端，以實(shí)現(xiàn)計(jì)數(shù)器的定時(shí)計(jì)數(shù)。 SIGNAL FREF : std_logic := 39。139。 GAT : out STD_LOGIC。039。 SIGNAL SE100 : std_logic := 39。ENTITY TTB_vhd ISEND TTB_vhd。 AND SE100=39。 AND SE10=39。architecture Behavioral of SELE isbeginPROCESS(SE1,SE10,SE100) IS BEGIN IF SE1=39。閘門選擇器： 在這個(gè)模塊中我們有四個(gè)輸出端和六個(gè)輸入端，其中四個(gè)輸出端中有一個(gè)是頻率輸出端，是通過三個(gè)閘門選擇開關(guān)輸入和三個(gè)輸入頻率決定的，另外三個(gè)輸出端則是用來后面的小數(shù)點(diǎn)控制的，而六個(gè)輸入端中的三個(gè)是上面分頻器的三個(gè)輸出1HZ，10HZ和100HZ，另外三個(gè)是電路板上的撥動(dòng)開關(guān)，用來選擇閘門，控制輸出。 SIGNAL clk : std_logic := 39。clkout1=c1。139。 elsif t1=24000000 then t1計(jì)滿后對(duì)其進(jìn)行賦一，并且令c1進(jìn)行翻轉(zhuǎn)，然后將c1的值賦給clkout1 c1=not c1。 clkout10 : out STD_LOGIC。在這一段時(shí)間內(nèi)，若計(jì)數(shù)器計(jì)得N=100000個(gè)數(shù)，根據(jù)公式f = N / T，那么被測(cè)頻率就是100000Hz。門控信號(hào)控制閘門的開與閉，只有在閘門開通的時(shí)間內(nèi)，方波脈沖②才能通過閘門成為被計(jì)數(shù)的脈沖⑤由計(jì)數(shù)器計(jì)數(shù)。use 。event and clk=39。end process。 end if。 clkout100 : OUT std_logic。 END PROCESS。 DP2 : out STD_LOGIC。 END IF。039。USE 。139。 tb : PROCESS BEGIN F1HZ=39。use 。 AND G1=39。 GAT : OUT std_logic。對(duì)上面的文件進(jìn)行仿真，結(jié)果如下：由上圖的仿真結(jié)果可知，控制電路工作正常，輸出信號(hào)穩(wěn)定，很理想。139。 when ena = 39。 END COMPONENT。 END PROCESS。 THEN 當(dāng)時(shí)鐘信號(hào)下降沿時(shí)，實(shí)現(xiàn)鎖存 QOU=DIN。 END IF。 將總線的對(duì)應(yīng)位進(jìn)行連接S6(19 DOWNTO 16)=S1。 SEL : in STD_LOGIC_VECTOR (2 downto 0)。039。編寫完成后保存編譯生成圖形文件符號(hào)如圖：再編寫用于數(shù)碼管掃描顯示的的位選信號(hào)生成文件，其代碼如下：library IEEE。 SEL=CNT。 QOU(19 DOWNTO 0)=DIN(19 DOWNTO 0)。 QOU(15 DOWNTO 0)=DIN(15 DOWNTO 0)。 QOU(19 DOWNTO 16)=1111。end Behavioral。 WHEN 100=DATA=DATAIN(19 DOWNTO 16)。 if OVERIN=39。 SIGNAL SEL : std_logic_vector(2 downto 0)。NET NECT LOC = D7。將彈出的對(duì)話框關(guān)掉，雙擊【 Generate Prom, ACE,or JTAG File】在彈出的對(duì)話框中點(diǎn)擊Finish，然后點(diǎn)擊打開，在隨后的對(duì)話框中點(diǎn)擊Bypass。%，誤差很小。NET SEG2 LOC = C13。139。代碼編寫完成后保存編譯生成圖形文件符號(hào)如圖：，按照下圖連接各元件，保存編譯生成圖形文件符號(hào)如下圖：該模塊的輸入數(shù)據(jù)量太大難以仿真，故這里只對(duì)其中的掃描信號(hào)生成文件進(jìn)行仿真，仿真文件代碼如下：LIBRARY ieee。 WHEN 0010=SEG=0100100。entity DISPLAY1 is Port ( SEL : in STD_LOGIC_VECTOR (2 downto 0)。 QOU(11 DOWNTO 0)=DIN(11 DOWNTO 0)。 END IF。 END IF。entity DSELE is Port ( DP1: IN STD_LOGIC。end CTRLS。039。039。文件編寫完成后保存編譯生成圖形文件符號(hào)，如圖：，保存編譯生成圖形文件符號(hào)如圖：該模塊的輸入輸出簡(jiǎn)單，無需仿真。use 。use 。use 。139。文件編寫完成后保存編譯生成圖形文件符號(hào)，如上圖： 創(chuàng)建圖形文件t6并按照下圖進(jìn)行連接，保存后編譯生成圖形文件符號(hào)如圖： 仿真文件代碼如下：LIBRARY ieee。139。use 。 SIGNAL CLR : std_logic。 清零信號(hào)高電平有效 END IF。architecture Behavioral of CONTROLS isSIGNAL G1: STD_LOGIC:=39。139。039。 SE100 : IN std_logic。 第三檔，輸出為100HZ，dp3有效 DP1=39。039。039。use 。 SIGNAL clkout10 : std_logic。clkout1K=c4。 t100=1。 end if。end fenpinqi。在計(jì)數(shù)式數(shù)字頻率計(jì)中，通過選擇不同的閘門時(shí)間，可以改變頻率計(jì)的測(cè)量范圍和測(cè)量精度。 系統(tǒng)設(shè)計(jì)原理: 所謂“頻率”，就是周期性信號(hào)在單位時(shí)間(1秒)內(nèi)變化的次數(shù)。二、 單元電路設(shè)計(jì) 分頻器：該電路將產(chǎn)生四個(gè)不同頻率的信號(hào)輸出，因?yàn)殡娐钒迳辖o出了一個(gè)48MHZ的晶振，所以我們只需要對(duì)48MHZ的信號(hào)進(jìn)行適當(dāng)分頻即可得到我們所需的四個(gè)不同頻率的信號(hào)輸出，我們?cè)O(shè)計(jì)一個(gè)輸入為48MHZ，有四個(gè)輸出端分別為1HZ，10HZ和100HZ，1KHZ的分頻器，原程序如下： library IEEE。signal c3:std_logic。 t10=1。 then 方法同上 if t1K24000000 then t1K=t1K+1。ARCHITECTURE behavior OF tbb_vhd IS COMPONENT f