【正文】 越來(lái)越重要，請(qǐng)問(wèn)： a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。 512k*8bit的ram有幾根地址線，數(shù)據(jù)線？（今天面試最容易的題） 什么SDH和PDH的區(qū)別？（因?yàn)槁?tīng)都沒(méi)聽(tīng)說(shuō)過(guò)，也不知道記得對(duì)不對(duì)，知道的人糾正一下哈） pci是同步還是異步總線？ 總之這塊還是容易的，但是考得范圍比較廣，歡迎補(bǔ)充，嗬嗬 大概的印象，可能有點(diǎn)出入，大家參考，最好大牛能給出答案，hoho。 begin serial2parallel: process(clk) begin if clk39。 end process。139。139。 reg[2:0]state。 end B:if(in==0) // the third code is right, storing the state C // begin state=C。 clk : in std_logic。 Start1:process (rst, clk) begin process if rst = 39。 end process。 reg [1:0] step1, step2。b01: step2=239。 end s1 s10(.clkin(clk_in), .clkout(clk_out), .s1(s1), .s2(s2))。 NONBLOCKING 賦值的區(qū)別 這個(gè)問(wèn)題可參考的資料很多，講的都很透徹，可以找一下。 it easy，對(duì)越是自己鐘情的公司越要這樣。 4. always (posedge clk) if (reset) begin sel = 1。 rst: IN STD_LOGIC。139。 architecture Behavioral of piso is signal q: std_logic_vector(39 downto 0)。 elsif clk39。這個(gè)1，0映射為＋1，－1，和普通的輸入（m位二進(jìn)制數(shù)代表一個(gè)x（n））有何關(guān)系？我的到16116a，19ee96這些結(jié)果還要累加嗎？ （此問(wèn)題可能比較愚蠢，歡迎扔雞蛋） 2）我運(yùn)算的是有符號(hào)數(shù)，那溢出的這些多出的位怎么處理？因?yàn)橄乱徊竭@些數(shù)據(jù)還要送到下一個(gè)模塊處理。 use 。 elsif clk39。139。你可以仿真波形看看 兩個(gè)時(shí)鐘，一個(gè)為64K的時(shí)鐘，怎樣檢測(cè)64K時(shí)鐘的上升沿？既檢測(cè)到64K的時(shí)鐘的上升沿就產(chǎn)生一個(gè)控制信號(hào)。 elsif(clk2m39。 ＝32 其實(shí)就是檢測(cè)64KHz信號(hào)上升沿位于上述32象限的哪個(gè)，當(dāng)然也就是可以用狀態(tài)機(jī)（2MHz）實(shí)現(xiàn)； 當(dāng)然也不是需要32個(gè)register才能實(shí)現(xiàn)的，因?yàn)樵?2次檢測(cè)過(guò)程中只有16個(gè)連續(xù)的0或1，那么也只需2個(gè)register保存狀態(tài)就可以了。139。 ****************************************************************** 3分頻實(shí)例: ****************************************************************** LIBRARY ieee。 END PROCESS PROCESS1。集成電路設(shè)計(jì)前端流程及工具。A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個(gè)數(shù)比0多，那么F輸出為1，否則F為0），用與非門實(shí)現(xiàn)，輸入數(shù)目沒(méi)有限制。139。 WHEN 11 = clk1 = 00。139。 keyout即為所要得到的單脈沖 end process。039。) then clk64k_q1= 39。 end process。 end if。 c0 = 39。其實(shí)隔8個(gè)周期看一下輸出，就是你要的結(jié)果了。再送入加法器求48個(gè)系數(shù)的和。 process (nLoad,clk) begin if nLoad=39。 clk : in std_logic。139。這也是個(gè)補(bǔ)碼形式，再判斷一下高位恢復(fù)為原碼，得到結(jié)果。給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，使得輸出依賴于關(guān)鍵路徑。 ，但是由于很多東西都忘掉了，才覺(jué)得有些難。 異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)作。 wire clk_out,s1, s2。 endcase end always (negedge clkin) begin case (step2) 239。與門可以用或非門和非門搭建 奇數(shù)分頻（6或者3） module s1 (// {{ALTERA_ARGS_BEGIN}} DO NOT REMOVE THIS LINE! clkin, clkout, s1, s2 // {{ALTERA_ARGS_END}} DO NOT REMOVE THIS LINE! )。039。a。 use 。 always (posedge clk) begin if(!rst) begin state=IDLE。 output[2:0]state。 then if clk39。 b : out std_logic )。 else b= 39。 clk : in std_logic。 第三題：名詞IRQ,BIOS,USB,VHDL,SDR 第四題：unix 命令cp r, rm,uname 第五題：用波形表示D觸發(fā)器的功能 第六題：寫異步D觸發(fā)器的verilog module 第七題：What is PC Chipset? 第八題：用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器 第九題：畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢。 y=a nor b。139。南橋芯片則提供對(duì)KBC（鍵盤控制器）、RTC（實(shí)時(shí)時(shí)鐘控制器）、USB（通用串行總線）、Ultra DMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI（高級(jí)能源管理）等的支持。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。 input clk , reset。 如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。在硬件上，要用oc門來(lái)實(shí)現(xiàn)，由于不用oc門可能使灌電流過(guò)大，而燒壞邏輯門。 always (posedge clk or posedge reset) if(reset) q = 0。 input d。 architecture bh of pdiv is signal loadn,loadm,a,b :std_logic。 then qm=qm1。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。經(jīng)過(guò)resolution time之后Q端將穩(wěn)定到0或1上，但是究竟是0還是1，這是隨機(jī)的，與輸入沒(méi)有必然的關(guān)系。 end if。修改如下： library ieee。a。 else b=39。d2, C=39。 // out=0。 begin Start:process (rst, clk) begin if rst = 39。event and clk = 39。 end = sel ? a+b : a+c。b01: step1=239。 default :step2=239。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來(lái)的數(shù)據(jù)的正確性?；蛘呤敲總€(gè)條件分支中，沒(méi)有給出所有輸出的值，這就會(huì)產(chǎn)生latch。LATCH和DFF的概念和區(qū)別 4。 else clk2 = ~clk2。 BEGIN PROCESS(clk, rst, sync_in) BEGIN IF rst=39。 END PROCESS。event and clk=39。 end process。 OP=Q。 end div3。039。039。 clk2m: in std_logic。 end if。event and clk=39。 outclk = 39。 END div3。 WHEN 01 = clk2 = 11。 5。給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化簡(jiǎn)） 7。 WHEN OTHERS = clk2 = 00。 BEGIN PROCESS1:PROCESS(clk_in) BEGIN IF clk_in39。 end if。) then a1=a0。 ctrl= 39。 end det。139。 end if。 signal c1 : std_logic。 反正這樣的轉(zhuǎn)換很快的，只要有觸發(fā)，馬上可以完成分析如下: q(0)q(1),然后q(1)q(2),然后q(2)q(3)........q(6)q(7) 實(shí)際上只是延遲了幾個(gè)周期,也就是q(7)=din, 并沒(méi)有實(shí)現(xiàn)串行向并行的轉(zhuǎn)換 不大理解用這個(gè)for loop語(yǔ)句如何實(shí)現(xiàn)串并轉(zhuǎn)換的 望告知把 Q(0)=DIN。 把所有的39改成15就可以了 有一些基本概念我可能還不太清楚，說(shuō)錯(cuò)的地方，請(qǐng)大家批評(píng)指教。 then q(1)=q(0)。 并入串出？　 library IEEE。 THEN sync_out=39。制。 5。 ,區(qū)別. 建立時(shí)間：觸發(fā)器在時(shí)鐘沿來(lái)到前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間 保持時(shí)間：觸發(fā)器在時(shí)鐘沿來(lái)到后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間 基礎(chǔ)知識(shí)(筆試時(shí)候容易遇到的題目)