【正文】 給出一個(gè)門(mén)級(jí)的圖，又給了各個(gè)門(mén)的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，使得輸出依賴于關(guān)鍵路徑。FPGA和ASIC的概念，他們的區(qū)別 3。 END PROCESS PROCESS2。event AND clk_in=39。 THEN CASE clk1 is WHEN 00 = clk1 = 01。 USE 。 2分頻器 process(outclk) begin if (outclk39。 outclk(輸出時(shí)鐘) ,present 預(yù)置分頻值，即N值 outclk = 39。 end process。建議用狀態(tài)機(jī)FSM來(lái)實(shí)現(xiàn)，這是由于一旦檢測(cè)到符號(hào)要求的信號(hào)，那么剩下的處理就會(huì)比較簡(jiǎn)單，都是利用該信號(hào)作進(jìn)一步的處理－－至少前面的FSM將這個(gè)變化（我認(rèn)為變化比邊沿合適）是確定的。139。139。 begin process(rst,clk2m) begin if(rst=39。 use 。 end if。039。 elsif t=2 then c0 = 39。139。139。 entity div3 is Port ( clk : in std_logic。 放在進(jìn)程里面就可以。扔掉的話，行嗎？ 學(xué)了FOR LOOP的用法以后,有點(diǎn)想法 那么在此基礎(chǔ)上怎么實(shí)現(xiàn)并口的輸出呢? 如: Q(0)=DIN。其他系數(shù)略。139。 end if。039。 use 。039。 sync_int2=sync_int1。 sync_out: OUT STD_LOGIC)。1010（6）*0010（2） 用補(bǔ)碼相乘時(shí)應(yīng)該進(jìn)行相應(yīng)的符號(hào)擴(kuò)展，比如上面是4bit相乘，結(jié)果應(yīng)該為8bit。 clk2 = 1。用VERILOG或VHDL寫(xiě)一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。集成電路設(shè)計(jì)前端流程及工具。 用傳輸門(mén)和倒向器搭一個(gè)邊沿觸發(fā)器 用運(yùn)算放大器組成一個(gè)10倍的放大器 微波電路的匹配電阻。 , 區(qū)別不多說(shuō)。 例如：時(shí)鐘域1中的一個(gè)信號(hào)，要送到時(shí)鐘域2，那么在這個(gè)信號(hào)送到時(shí)鐘域2之前，要先經(jīng)過(guò)時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2。 endmodule testbench: `timescale 1ns/1ns module s1_tb。 239。 default :step1=239。b00: step1=239?；蜷T(mén)可以用與非和非門(mén)搭建 或非其實(shí)也可以 1。 有兩段代碼 1。139。 then b=39。139。 b : out std_logic )。 end default:state=IDLE。 end C:if(in==1) // the fourth code is right, storing the state D // begin state=D。amp。 parameter IDLE=39。 本題考察利用有限狀態(tài)機(jī)進(jìn)行時(shí)序邏輯的設(shè)計(jì) 下面用verilog進(jìn)行描述：（有限狀態(tài)機(jī)提供6個(gè)狀態(tài)） module sequence_detect(in,out,clk,rst,state)。039。 Start1:process (rst, clk, p) begin process if rst = 39。event and clk = 39。 clk : in std_logic。 我的一個(gè)同事說(shuō)的。 then if p = 1101 then b= 39。139。 use 。 在同步系統(tǒng)中，如果觸發(fā)器的setup time/hold time不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)（Metastability），導(dǎo)致采樣錯(cuò)誤。 － 揚(yáng)智電子筆試 第一題：用mos管搭出一個(gè)二輸入與非門(mén)。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包 括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過(guò)程。 a=qn(1)。 elsif clk39。 elsif clk39。 entity pdiv is port(clk:in std_logic。 endmodule 23 What is PC Chipset? 芯片組（Chipset）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。 19 名詞IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 20 unix 命令cp r, rm,uname 21 用波形表示D觸發(fā)器的功能 22 寫(xiě)異步D觸發(fā)器的verilog module module dff8(clk , reset, d, q)。 11 用邏輯門(mén)和cmos電路實(shí)現(xiàn)ab+cd 12 用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或 13 給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。 input [7:0] d。 7 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？ 12，5， TTL和CMOS不可以直接互連，而CMOS則是有在12V的有在5V的。 assign in = ~out。 解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。 圖1 建立時(shí)間和保持時(shí)間示意圖 2什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？ 在組合邏輯中，由于門(mén)的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致叫競(jìng)爭(zhēng)。 reg out 。 5 什么是同步邏輯和異步邏輯？ 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。 module dff8(clk , reset, d, q)。 endmodule 10 設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。 16 用verilog/vddl檢測(cè)stream中的特定字符串 分狀態(tài)用狀態(tài)機(jī)寫(xiě)。 reg q。 24 用傳輸門(mén)和反向器搭一個(gè)邊沿觸發(fā)器 25 畫(huà)狀態(tài)機(jī)，接受1，2，5分錢(qián)的賣(mài)報(bào)機(jī)，每份報(bào)紙5分錢(qián)library ieee。 begin process (clk,loadn,loadm) begin if loadn =39。 if loadm=39。 end process。 a) 什么是Setup 和Holdup時(shí)間？ b) 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？ c) 請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？ d) 什么是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？ e) 什么是同步邏輯和異步邏輯？ f) 請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。大致如下： 同步異步電路的區(qū)別（雖然經(jīng)常提到這個(gè)概念，可是真細(xì)致的問(wèn)起來(lái)，感覺(jué)不好說(shuō)） 異步電路設(shè)計(jì)要注意哪些問(wèn)題（同上） 怎么提高設(shè)計(jì)頻率 數(shù)字鎖相環(huán)的概念和設(shè)計(jì)要點(diǎn)（這個(gè)我前兩天拿到資料看了一下，但沒(méi)仔細(xì)看，結(jié)果答的比較含糊，唉） 用運(yùn)放畫(huà)一個(gè)放大器（汗，早忘了） 就記得這些了，接著給歐一份考卷，我答得還可以，能想起下面這些： 傳輸線固有輸入阻抗和傳輸線長(zhǎng)度和寬度的關(guān)系？ 漂移發(fā)生在多大的頻率上？（好像也是鎖相環(huán)方面的概念，記不太清了） 什么狼、羊、倉(cāng)的邏輯題，很容易 ttl高電平得最低輸入電壓、低點(diǎn)平的最高輸入電壓是多少？ 冒險(xiǎn)的概念 幾個(gè)數(shù)字電路讓你分析，不難，沒(méi)法畫(huà)，就不說(shuō)了。前者需要同步來(lái)實(shí)現(xiàn)，而后者根據(jù)不同的設(shè)計(jì)應(yīng)用有不同的處理辦法 題目是都用英文寫(xiě)的，我用漢字來(lái)表達(dá) 1， a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0 例如a：0001100110110100100110 b：0000000000100100000000 請(qǐng)畫(huà)出state machine 2， 請(qǐng)用RTL描述上題state machine 3，library IEEE。 architecture Behavioral of check1101 is signal p : std_logic_vector(0 to 3)。 check: process(clk,p) begin if clk39。 end if。 use 。 begin Start:process (rst, clk, p, a) begin process if rst = 39。 else p=0000。 then if p = 1101 then b=39。 end if。 input in。d4, E=39。 end else begin state=IDLE。 end else begin state=IDLE。 entity test is port ( rst : in std_logic。 then p=000。 end process。 then if p = 110 and a=39。 end if。 查了一下書(shū)，發(fā)現(xiàn)面試官說(shuō)的并不全對(duì)，一般來(lái)說(shuō)，綜合工具會(huì)自動(dòng)的優(yōu)化，一般只會(huì)綜合出一個(gè)加法器和一個(gè)選擇器 先選后加是加法器共用，節(jié)省面積 先加后選是用面積換時(shí)間，電路的工作速度更快些。 // {{ALTERA_IO_END}} DO NOT REMOVE THIS LINE! wire s1,s2。 239。 239。 endcase end assign clkout=step1[1]|step2[1