【正文】 讀 /寫放大電路。而若采用單譯碼方案， 4096個(gè)字將需 4096個(gè)譯碼驅(qū)動(dòng)電路。 ? 片選到數(shù)據(jù)輸出延遲時(shí)間 (tCO) ：從 CS 給出并有效 (低電平 )，到存儲(chǔ)器讀出的數(shù)據(jù)穩(wěn)定地送到外部數(shù)據(jù)總線上所需要的時(shí)間。當(dāng) R/W線達(dá)到低電平時(shí)，數(shù)據(jù)立即被存儲(chǔ)。 ? 為寫允許控制線 ? 為高電平，讀出； 為低電平，寫入。使 T1截止， T2導(dǎo)通，因而 W2端輸出低電平，經(jīng) I/O緩沖器輸出 “ 0”信息，并回送到原電路，使信息再生。 ? CPU的 “ 死區(qū) ” 在刷新操作期間，禁止 CPU對(duì)存儲(chǔ)器進(jìn)行正常 讀 /寫的訪問(wèn)操作，稱這段時(shí)間為 CPU的 “ 死區(qū) ” 。s。 ? ② 所需的芯片數(shù)量： ? 2022/5/31 97 ? 例：用 2114芯片組成 32K 8位的存儲(chǔ)器，所需2114芯片數(shù)為： ? ③ 如何把許多芯片連接起來(lái)。 ? 采用 字?jǐn)U展時(shí)， 芯片單元中的位數(shù)與存儲(chǔ)器的數(shù)據(jù)位數(shù)是一致的。 ? 8片芯片排成 4行 2列，每行按位擴(kuò)展方法連接，每列按字?jǐn)U展方法連接。 2022/5/31 120 ? 例：系統(tǒng)有 15根地址線，用 4片 2K 8的芯片構(gòu)成 8K 8的存儲(chǔ)器。 CS WEMREQWR2022/5/31 130 地址線的安排 ? 因?yàn)樾枰L問(wèn) 8位數(shù)據(jù)，所以將 16位數(shù)據(jù)分為高 8位和低 8位，分別用 偶存儲(chǔ)體和奇存儲(chǔ)體 存放，即訪問(wèn) 16位數(shù)據(jù)時(shí)實(shí)際需要訪問(wèn)兩個(gè)存儲(chǔ)體，而訪問(wèn) 8位數(shù)據(jù)時(shí)只需訪問(wèn)一個(gè)存儲(chǔ)體，因此在地址線中需要有 1位用于區(qū)分奇、偶存儲(chǔ)體。 ? ② 所需內(nèi)容不在 Cache中，稱為 CPU訪問(wèn) Cache不命中（失?。?。 2． Cache的工作過(guò)程 ? ⑵ 地址映像變換機(jī)構(gòu)接收到主存實(shí)地址后，根據(jù)塊號(hào)判定所訪問(wèn)的信息字是否在 Cache中。 ? 地址變換取決于地址的映像方式，就是主存信息按什么規(guī)則裝入 Cache。 ? ⑶ 替換策略實(shí)現(xiàn)機(jī)構(gòu) ? 根據(jù)一定的算法，用硬件實(shí)現(xiàn)塊的替換。信息以塊為單位調(diào)入 Cache。 ⑵ 存儲(chǔ)芯片地址按交叉方式編址 。 2022/5/31 118 ? 例：系統(tǒng)有 15根地址線，用 4片 2K 8的芯片構(gòu)成 8K 8的存儲(chǔ)器。 ? ② 同一地址區(qū)域內(nèi)，不同芯片的片選信號(hào)連在一起，接到片選譯碼器的同一輸出端； 不同地址區(qū)域內(nèi)內(nèi)，各組芯片的片選信號(hào)分別接到片選譯碼器的不同輸出端。 ? 電路中 CPU的讀 /寫控制線（ R/W）與 2114的 WE 信號(hào)并接。 ? 透明式刷新方式的優(yōu)點(diǎn)：完全消除了“ 死區(qū) ” 。 ? 分散式刷新的優(yōu)點(diǎn)：沒(méi)有 “ 死區(qū) ” ，每一系統(tǒng)周期都可進(jìn)行讀 /寫操作。刷新時(shí)，共需要刷新 128行。這樣，在放大器兩側(cè)的位線 W1和 W2上將有不同電位： ? 預(yù)選單元側(cè)具有 0與 1電平的中間值 ? 被選行側(cè)具有所存信息的電平值 0或 1。 2022/5/31 73 TMS4116的存儲(chǔ)陣列結(jié)構(gòu) 列選 1 列選 2 列選 128 讀出再生 放大器 輸入 輸出 I / O 緩沖器 DIN D O U T 行 選 65 行 選 66 行 選 128 行 選 2 行 選 1 64 行地址選擇 64 行地址選擇 C C C 讀出再生 放大器 讀出再生 放大器 一 行 為 128 個(gè) 存 儲(chǔ) 元 件 128 列 地 址 選 擇 2022/5/31 74 ? 行地址經(jīng)行地址譯碼選中某一根行線有效，接通此行上的 128個(gè)存儲(chǔ)電路中的 MOS管，使電容所存信息分別送到 128個(gè)讀出再生放大器放大。其中 R/W是讀 /寫命令控制線，當(dāng) R/W線為低電平時(shí)，存儲(chǔ)器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲(chǔ)器。 ? CS 為低電平時(shí)，芯片被選中工作， ? 若 WE 為低電平，則打開 4個(gè)輸入三態(tài)門，數(shù)據(jù)總線上的信息被寫入被選的存儲(chǔ)單元； ? 若 WE 為高電平，打開 4個(gè)輸出三態(tài)門，從被選的存儲(chǔ)單元中讀出信息并送到數(shù)據(jù)總線上。 ? 列地址選擇線用于選擇 64個(gè)多路轉(zhuǎn)接開關(guān)，控制各列是否能與讀 /寫電路的接通。 ? 一行中所有單元電路的字線聯(lián)在一起，接到地址譯碼器的對(duì)應(yīng)輸出端。 ? MTBF越長(zhǎng)，可靠性越高。 2022/5/31 32 ? 與 tA相關(guān)的參數(shù)： ? tCA：指從加載到存儲(chǔ)器芯片上的（ ）引腳上的選片信號(hào)有效開始，直到讀取的數(shù)據(jù)或指令在存儲(chǔ)器芯片的數(shù)據(jù)引腳上可以使用為止的時(shí)間間隔。 2022/5/31 26 2. 主存與 CPU的連接及主存的操作 ? 主存儲(chǔ)器用于存放 CPU正在運(yùn)行的程序和數(shù)據(jù)。要對(duì)某一存儲(chǔ)單元進(jìn)行存取操作，必須首先給出被訪問(wèn)的存儲(chǔ)單元的地址。 ? (2) 非易失性存儲(chǔ)器 ? 電源掉電后，信息仍能繼續(xù)保存。如磁帶存儲(chǔ)器，信息通常是以文件或數(shù)據(jù)塊形式按順序存放，信息在載體上沒(méi)有唯一對(duì)應(yīng)的地址，完全按順序存放或讀取。 2022/5/31 4 存儲(chǔ)器分類 ? 1．按與 CPU的連接和功能分類 ? (1) 主存儲(chǔ)器 CPU能夠直接訪問(wèn)的存儲(chǔ)器。 ? Cache用于存放 CPU立即要運(yùn)行或剛使用過(guò)的程序和數(shù)據(jù)。早期有 磁芯存儲(chǔ)器 ，現(xiàn)多為 磁表面存儲(chǔ)器 ，如磁盤、磁帶等。 ? ③ 能夠識(shí)別器件當(dāng)前的狀態(tài)。要對(duì)某一單元進(jìn)行存取操作，首先應(yīng)通過(guò)地址總線將被訪問(wèn)單元地址存放到地址寄存器中。 ? ② 在以字節(jié)為編址單位的機(jī)器中，常用字節(jié)表示存儲(chǔ)容量，例如 4MB、 16MB分別表示主存可容納 4兆個(gè)字節(jié) (MB)信息和 16兆個(gè)字節(jié)信息。 ? ④ 采用雙端口存儲(chǔ)器。 2022/5/31 45 半導(dǎo)體存儲(chǔ)器 ? 半導(dǎo)體存儲(chǔ)器的分類 半導(dǎo)體存儲(chǔ)器 RA M ROM 掩模只讀存儲(chǔ)器（掩模 ROM ） 一次可編程 ROM （ P ROM ） 可擦除可編程 ROM （ E P ROM ） 電可擦除可編程 ROM （ E2P ROM ） 閃爍可編程可擦除 ROM （ f lash m em o ry E P ROM ） 靜態(tài) RA M （ S RA M ） 動(dòng)態(tài) RA M （ DRA M ） 非易失性 RA M （ NV RA M ） 2022/5/31 46 隨機(jī)存取存儲(chǔ)器的結(jié)構(gòu)及工作原理 ? 1. 半導(dǎo)體存儲(chǔ)器芯片結(jié)構(gòu) 及實(shí)例 ? 存儲(chǔ)器組件 ? 把存儲(chǔ)體及其外圍電路（包括地址譯碼與驅(qū)動(dòng)電路、讀寫放大電路及時(shí)序控制電路等 )）集成在一塊硅片上，稱為 存儲(chǔ)器組件 。 ? 雙譯碼方式 （ 二維譯碼）：采用行列譯碼的方式，位于選中的行和列的交叉處的存儲(chǔ)單元被唯一選中。 ? 存儲(chǔ)體中共有 4096個(gè)六管存儲(chǔ)單元電路，排列成 64 64陣列。其相 “ 與 ” 的寬度至少應(yīng)為 tW ? 寫數(shù)時(shí)間 （ tW）：片選 CS 和寫命令 WE 信號(hào)均為低的時(shí)間。 ? 16k的存儲(chǔ)器應(yīng)有 14根地址線，為了節(jié)省引腳，該芯片只使用 7根地址線 A6～ A0，采用 分時(shí)復(fù)用技術(shù) ，分兩次把 14位地址送入芯片。即一次可以刷新 128個(gè)存儲(chǔ)單元電路。 ? 在寫周期中，當(dāng) WE有效之后，所加的 DIN信號(hào)必須保持到 CAS變?yōu)榈碗娖街?，RAS、 CAS和 WE全部有效時(shí)，將 DIN數(shù)據(jù)寫入被選的存儲(chǔ)單元。 ? 因?yàn)榇鎯?chǔ)器的存取周期為 500ns，所以在 2ms內(nèi)需要有 500 128＝ 64181。 ? 以 128 128陣列、存取周期為 500ns，刷新最大周期為 2ms的存儲(chǔ)器芯片為例。 ? 采用 位擴(kuò)展時(shí)， 芯片的單元數(shù)（字?jǐn)?shù)）與存儲(chǔ)器的單元數(shù)是一致的。 2022/5/31 103 ? 例：用 16K 8位的存儲(chǔ)器芯片構(gòu)成 64K 8位的存儲(chǔ)器。 ROM D7～ D0 A13 A0 CS DE … RAM D7～ D0 A13 A0 CS RD … WR 2022/5/31 113 ? ROM區(qū)： 16K 8位，需 1片 16K 8位 ROM芯片 ? RAM區(qū)： 32K 8位，需 2片 16K 8位 RAM芯片 ? I/O區(qū)： 16K 8位，主存不應(yīng)使用 A15A14 A13A12……… A2A1A0 00 00000000000000 00 11111111111111 0000H～ 3FFFH ROM區(qū) 01 00000000000000 01 11111111111111 4000H～ 7FFFH I/O區(qū) 10 00000000000000 10 11111111111111 8000H～ BFFFH RAM區(qū) 1 11 00000000000000 11 11111111111111 C000H～ FFFFH RAM區(qū) 2 2022/5/31 114 ROM A13～ A0 CS DE RAM D7～ D0 A15 A14 CS RD WR RAM Y0 CS RD WR 地址譯碼器 MEMR Y2 Y3 Y1 R/W 2022/5/31 115 地址分配與片選的關(guān)系 ? 當(dāng)存儲(chǔ)器存儲(chǔ)容量大于芯片容量時(shí)需要利用 片選信號(hào) 進(jìn)行 擴(kuò)容。 ? 例如，設(shè)計(jì)算機(jī)字長(zhǎng)為 32位，一個(gè)存儲(chǔ)周期內(nèi)可傳輸 8位、 16位、 32位、 64位等不同長(zhǎng)度信息。得到 4組譯碼信號(hào)，與 A0、 B組成每個(gè)芯片的片選信號(hào) 。 ? 解： Cache的命中率： ? H＝ 2022/(2022＋ 50)≈ ? 平均訪問(wèn)時(shí)間： ? ta＝ 50＋ (1－ ) 200≈ ? 訪問(wèn)效率： ? ? %%100 .9 750e ???????2022/5/31 148 ? 利用目前的大規(guī)模集成電路技術(shù)和生產(chǎn)工藝，人們可以在 CPU芯片內(nèi)部放置一定容量的高速緩沖存儲(chǔ)器（ Cache）。 2022/5/31 153 ? Cache的存在對(duì)程序員是 透明 的。 ? 提高 Cache的訪問(wèn)速度的方法 ? ⑴ Cache的地址變換和數(shù)據(jù)塊的替換算法均用硬件實(shí)現(xiàn)。 ? 二級(jí)（ L2） Cache ： CPU外部由 SRAM構(gòu)成的高速緩沖存儲(chǔ)器。 ? Cache的容量比主存小得多。 ? 如上圖的第 1個(gè) 16位、第 2個(gè) 32位和 64位都需兩個(gè)存儲(chǔ)周期才能完成訪問(wèn)。 ? 特點(diǎn)：無(wú)需外加邏輯電路，但僅適用于芯片較少的場(chǎng)合。需要 4片 16K 8位的芯片采用字?jǐn)U充方式來(lái)構(gòu)成存儲(chǔ)器。 ? ② 將各芯片的數(shù)據(jù)線單獨(dú)列出，分別接到數(shù)據(jù)總線的對(duì)應(yīng)位。 ? 取兩次刷新的間隔時(shí)間為周期的整數(shù)，可使存儲(chǔ)器每隔 ，一次刷新一行。s可用于正常的存儲(chǔ)器讀寫操作。 ? 刷新的間隔時(shí)間主要由電容電荷泄放速度決定。 ? 讀寫前 ，先使兩個(gè)預(yù)選單元中的電容 Cs預(yù)充電到 0與 1電平的中間值，并使控制信號(hào) φ 1＝ 0，φ 2＝ 1，使 T T4截止， T5導(dǎo)通，使讀出放大器兩端 Wl、 W2處于相同電位。 ? 列地址選通信號(hào) CAS ：用于將高 7位地址 A13～A7，打入列地址緩沖器鎖存。 ? 寫恢復(fù)時(shí)間 （ tWR）： WE 變?yōu)楦唠娖胶螅柙俳?jīng)過(guò)tWR時(shí)間，地址信號(hào)才允許改變。 A2～ A0及 A9作為 4位列地址，經(jīng)列地址譯碼器驅(qū)動(dòng) 16根列選擇線，每根列選擇線同時(shí)選中 64列中的 4列，控制 4個(gè)轉(zhuǎn)接電路，控制被選中的 4列存儲(chǔ)電路的位線與 I/O電路的接通。 2022/5/31 54 2) 位片式結(jié)構(gòu)的存儲(chǔ)器芯片 行 地址0 , 631 , 00 , 0 0 , 11 , 1 1 , 6363 , 0 63 , 1 63 , 63行地址譯碼器行地址寄存器A 6A 7A 8A 9A 10A 11..................R / W 電路數(shù)據(jù)寄存器輸入數(shù)據(jù)線（一位）時(shí)序控制R / W CS列 地 址 譯 碼 器列 地 址 寄 存 器A 0 A 1A 2 A 3 A 4A 5列地址X 0X 1Y 0 Y 1X 63Y 63存儲(chǔ)陣列輸出2022/5/31 55 ? 4K 1位的 位片式存儲(chǔ)器芯片中有 4096個(gè)存儲(chǔ)單元電路，排列成 64 64的陣列。 2022/5/31 47 存儲(chǔ)器芯片 2022/5/31 48 ? 存儲(chǔ)器芯片一般做成雙列直插形式