【正文】 致謝 在這里首先要感謝指導(dǎo)老師鄒雪妹老師。 下載到開(kāi)發(fā)板上的實(shí)驗(yàn)結(jié)果如圖 所示。 數(shù)據(jù)選擇器 mux_num的封裝如圖 所示。 //左移一位 if(temp_a[63:32] = tempb) temp_a = temp_a temp_b + 139。程序要求只有當(dāng)使能端信號(hào)為高電平時(shí)計(jì)數(shù)器才能正常工作，每個(gè)時(shí)鐘的上升沿到來(lái)時(shí)計(jì)數(shù)器加 1，因?yàn)檫@里要實(shí)現(xiàn)的是10 進(jìn)制計(jì)數(shù)，所以當(dāng)計(jì)數(shù)到 10 時(shí)計(jì)數(shù)器清零，同時(shí)產(chǎn)生進(jìn)位信號(hào)，這里的進(jìn)位信號(hào)僅為一個(gè)脈沖信號(hào)，一旦計(jì)數(shù)從 9 變?yōu)?0，脈沖信號(hào)立即變?yōu)榈碗娖?。此時(shí)，根據(jù)測(cè)頻的時(shí)序要求，可得出信號(hào) LOAD 和 CLR_CNT 的邏輯描述。 測(cè)頻控制信號(hào)模塊 測(cè)頻控制產(chǎn)生器 testctl， D 觸發(fā)器如圖 所示。 num 增加，依次輸出既定頻率的信號(hào)。除此之外，在本設(shè)計(jì)中還加入了按鍵功能：分別用兩個(gè)獨(dú)立按鍵控制信號(hào)源模塊的待測(cè)信號(hào)頻率的加減，另一個(gè)獨(dú)立按鍵控制數(shù)碼管顯示頻率 /周期。 數(shù)字頻率計(jì)的原理框圖如圖 所示?？梢钥闯?，實(shí)際閘門(mén)時(shí)間 t 與預(yù)置閘門(mén)時(shí)間 t1 并不嚴(yán)格相等，但差值不超過(guò)被測(cè)信號(hào)的一個(gè)周期 。其原理如圖 所示。 下面介紹如何計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)脈沖個(gè)數(shù)。由于相應(yīng)的EDA 軟件功能完善而強(qiáng) 大，仿真方式便捷而實(shí)時(shí)，開(kāi)發(fā)過(guò)程形象而直觀，兼之硬件因素涉及甚少，因此可以在很短時(shí)間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè)計(jì)，這正是產(chǎn)品快速進(jìn)入市場(chǎng)的最寶貴的特征?，F(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)既有門(mén)陣列的高邏輯密度和通用性，又有可編程邏輯器件的用 戶可編程特性。通過(guò)把設(shè)計(jì)下載到開(kāi)發(fā)板上，并實(shí)際用于頻率周期測(cè)量，從而發(fā)現(xiàn)設(shè)計(jì)的不足和錯(cuò)誤之處并加以改正。s Cyclone II. Its system clock is 50MHZ. This frequency meter?s frequency measurement ranges from 15HZ to 10MHZ. This design includes the whole process of input, pilation, software simulation, downloads, and hardware simulation. Precision frequency and period measuring is achieved through simulation download, which demonstrates that the design scheme is practicable. Key words: Digital frequency meter, FPGA/CPLD， Verilog/VHDL. 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 5 第一章 緒論 研究背景及意義 頻率是電信號(hào)中重要的物理量，在電子、通信系統(tǒng)中，信號(hào)的頻率穩(wěn)定度決定了整個(gè)系統(tǒng)的性能的穩(wěn)定度，因此系統(tǒng)設(shè)計(jì)的重要內(nèi)容是能準(zhǔn)確測(cè)量信號(hào)的頻率。硬件采用 Altera公司的 Cyclone II 開(kāi)發(fā)板 EP2C8Q208C8N，系統(tǒng)時(shí)鐘為 50MHZ，該頻率計(jì)的頻率測(cè)量范圍為 15HZ10MHZ。 第三章 ，等精度頻率計(jì) FPGA 的系統(tǒng)設(shè)計(jì)。 FPGA/CPLD簡(jiǎn)介 FPGA 和 CPLD 都是高密度現(xiàn)場(chǎng)可編程邏輯芯片，都能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€(gè)單片集成電路中，其集成度已發(fā)展到現(xiàn)在的幾百萬(wàn)門(mén)。由于 FPGA/CPLD 的集成規(guī)模非常大，集成度可達(dá)數(shù)百萬(wàn)門(mén)。當(dāng)門(mén)控信號(hào)為 1 時(shí)，使能信號(hào)并不為 1，只有被測(cè)信號(hào)的上升沿到來(lái)時(shí)，使能端才開(kāi)始發(fā)送有效信號(hào)，計(jì)數(shù)器開(kāi)始計(jì)數(shù)。當(dāng)被測(cè)信號(hào)頻率較低時(shí)，這種測(cè)量誤差將導(dǎo)致測(cè)量精度大幅下降。這時(shí)， D 觸發(fā)器要一直等到被測(cè)信號(hào)的上升沿通過(guò)時(shí) Q 端才能被置 1，同時(shí)，計(jì)數(shù)器 CNT1 和 CNT2 的使能信號(hào)有效，計(jì)數(shù)器開(kāi)始工作。由控制模塊產(chǎn)生的計(jì)數(shù)使能信號(hào) testen 和清零信號(hào) clr 對(duì)計(jì)數(shù)模塊進(jìn)行控制，而由其產(chǎn)生的鎖存信號(hào) load 對(duì)鎖存模塊進(jìn)行控制，為了達(dá)到等精度的要求， testen， load， clr 信號(hào)分別通過(guò) D 觸發(fā)器與被測(cè)信號(hào)整合再 輸入相應(yīng)端口。 為了實(shí)現(xiàn)系統(tǒng)功能，測(cè)頻控制信號(hào)發(fā)生器 testctl、 計(jì)數(shù)器 Cnt鎖存器 reg32b 存在一個(gè)工作時(shí)序的問(wèn)題，設(shè)計(jì)時(shí)需要綜合考慮。 圖 分頻模塊功能仿真 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 19 在分頻模塊的仿真中，當(dāng) up , down 值為 0 時(shí)， fep 的輸出端 feping 輸出的信號(hào)為輸入的 10MHZ?？梢宰鲆韵聶z測(cè)：檢測(cè)到按鍵輸入為 0 之后，延時(shí) 20ms，再 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 20 次檢測(cè)，如果按鍵還為 0，那么就認(rèn)為有按鍵輸入。 測(cè)頻控制信號(hào)發(fā)生器 TESTCTL 的工作時(shí)序圖，控制模塊的幾個(gè)控制信號(hào)的時(shí)序關(guān)系圖如圖 所示。計(jì)數(shù)器模塊用于對(duì)輸入信號(hào)的脈沖進(jìn)行計(jì)數(shù)，該模塊必須有計(jì)數(shù)允許、異步清零等端口，以便于控制模塊對(duì)其進(jìn)行控制。i 32。 B_BCD 的輸出端 bcd 顯示為 000100011001，即 119。配置管腳，通過(guò)編譯后下載到核心開(kāi)發(fā)板 Cyclone II 的 EP2C8Q208C8N 中驗(yàn)證實(shí)驗(yàn)結(jié)果。如果能加入這些功能，會(huì)使設(shè)計(jì)更趨于完整。藉此完成之際，借此機(jī)會(huì)謹(jǐn)向尊敬的鄒老師致以最衷心的感謝！而且在整個(gè)論文的撰寫(xiě)過(guò)程中出現(xiàn)的問(wèn)題鄒老師也給予了及時(shí)的指正，最后我的論文才得以順利完成。實(shí)際上，當(dāng)設(shè)計(jì)比較簡(jiǎn)單，且運(yùn)行頻率比較低的時(shí)候，不加相關(guān)的時(shí)序約束， FPGA 軟件都可以綜合出來(lái)可用且相對(duì)較可靠的代碼來(lái)。 圖 MUX_NUM 功能仿真 數(shù)碼管顯示驅(qū)動(dòng) LED 有段碼和位碼之分，所謂段碼就是讓 LED 顯示出八位數(shù)據(jù)，一般情況下要通過(guò)一個(gè)譯碼電路，將輸入的 4 位 2 進(jìn)制數(shù)轉(zhuǎn)換為與 LED 顯示對(duì)應(yīng)的 8 位段碼。 end yshang = temp_a[31:0]。 32 位除法器 division，轉(zhuǎn)碼器 B_BCD 的封裝如圖 所示。 圖 鎖存器 REG32B 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 22 鎖存器模塊是本設(shè)計(jì)中必不可少的，測(cè)量模塊測(cè)量完成后，在 load 信號(hào)的上升沿時(shí)刻將測(cè)量值鎖存到寄存器中，然后輸出到顯示模塊?？刂菩盘?hào)的標(biāo)準(zhǔn)輸入時(shí)鐘為 1HZ,每?jī)蓚€(gè)時(shí) 鐘周期 進(jìn)行 一次頻 率測(cè)量 。 圖 按鍵模塊 當(dāng)按下按鍵 key1 時(shí)，信號(hào)源模塊輸出信號(hào) feping 的頻率遞增；當(dāng)按下按鍵 key2 時(shí)，信 號(hào)源輸出信號(hào) feping 頻率遞減。 fep10 功能為產(chǎn)生10MHZ 的時(shí)鐘， t1hz 為產(chǎn)生 1hz 的時(shí)鐘， fep 由按鍵控制輸出頻率的加減。 testctl的計(jì)數(shù)使能信號(hào) testen 能產(chǎn)生一個(gè) 1 s 寬的周期信號(hào)，并通過(guò) D 觸發(fā)器后對(duì)頻率計(jì)的每一計(jì)數(shù)器 Cnt10 的 ENA 使能端進(jìn)行同步控制：當(dāng) testen 高電平時(shí)允許計(jì)數(shù)、低電平時(shí)停止計(jì)數(shù)。 誤差分析 設(shè)在一次實(shí)際閘門(mén)時(shí)間 t 中計(jì)數(shù)器對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為 Nx，對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為Ns。在整個(gè)測(cè)量域內(nèi)測(cè)量精度會(huì)有所不同，因此要達(dá)到等精度的要求，需要在此基礎(chǔ)上進(jìn)行改進(jìn)。當(dāng) TSETEN 為低電平時(shí)，需要一個(gè)鎖存信號(hào) LOAD 的上升沿將計(jì)數(shù)器在前 1s 計(jì)數(shù)所得的值鎖存進(jìn) 32 位鎖存器 REG32B 中，并由數(shù)碼管譯碼顯示出計(jì)數(shù)值。 數(shù)字頻率計(jì)工作原理概述 頻率計(jì)又稱頻率計(jì)數(shù)器，是一種專門(mén)對(duì)被測(cè)信號(hào)頻率進(jìn)行測(cè)量的電子測(cè)量?jī)x器。 FPGA/CPLD 的主要優(yōu)點(diǎn)如下： 編程方式簡(jiǎn)便、先進(jìn)。它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 FPGA 是在 PAL,GAL 等邏輯器件基礎(chǔ)上發(fā)展起來(lái)的新型高性能可編程邏輯器件，同以往的可編程邏輯器件相比， FPGA 的規(guī)模較大，集成度較高，適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域。 本文論述了利用 FPGA/CPLD 進(jìn)行頻率測(cè)量技術(shù)，設(shè)計(jì)了一個(gè) 8 位數(shù)字 顯示的 等精度頻率計(jì)。本文將介紹一種以 FPGA 為控制核心，根據(jù)等精度測(cè)頻原理，能夠?qū)崿F(xiàn)顯示被測(cè)頻率信號(hào)頻率和周期的數(shù)字頻率計(jì) 的設(shè)計(jì)。 Quartus II 支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問(wèn)題。 高可靠性。由上式可知直接測(cè)頻法的準(zhǔn)確度與待測(cè)信號(hào)頻率有關(guān)：當(dāng)待測(cè)信號(hào)頻率較高時(shí)，測(cè)量準(zhǔn)確度較高；反之亦然。其原理如圖 所示。 圖 等精度測(cè)頻實(shí)現(xiàn)方法 每個(gè)計(jì)數(shù)器的 ENA 是使能輸入端，用來(lái)控制計(jì)數(shù)器計(jì)數(shù)， CLR 是清零端。1 的誤差，而且實(shí)現(xiàn)了在整個(gè)測(cè)量頻域內(nèi)的等精度 。當(dāng)高電平時(shí)允許計(jì)數(shù)，低電平時(shí)禁止計(jì)數(shù)。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 18 圖 t1hz， fep 封裝圖 Fep 功能為將 10MHZ 的輸入頻率分別進(jìn)行 21 分頻 (產(chǎn)生 5mHZ 的輸出頻 freq5m)、 22分頻 (產(chǎn)生 2500KHZ 的輸出頻 freq2500k)、 23 分頻 (產(chǎn)生 1250KHZ 的輸出頻率 freq1250k)、24 分頻 (產(chǎn)生 625000HZ 的輸出頻 freq625000)、 25 分頻 (產(chǎn)生 312500HZ 的輸出頻freq312500)、 26 分頻 (產(chǎn)生 156250HZ 的輸出頻 freq156250)、 27 分頻 (產(chǎn)生 78125HZ 的輸出頻率 freq78125)、 28 分頻 (產(chǎn)生 39063HZ 的輸出頻 freq39063)、 29 分頻 (產(chǎn)生 19531HZ 的輸出頻率 freq19531)、 210 分頻 (產(chǎn)生 9767HZ 的輸出頻 freq9767)、 211 分頻 (產(chǎn)生 4882HZ 的輸出頻率 freq4882)、 212 分頻 (產(chǎn)生 2441HZ 的輸出頻 freq2441)、 213 分頻 (產(chǎn)生 1220HZ 的輸出頻率 freq1220)、 214 分頻 (產(chǎn)生 610HZ 的輸出頻率 freq610)、 215 分頻 (產(chǎn)生 305HZ 的輸出頻率 freq305)、 216 分頻 (產(chǎn)生 153HZ 的輸出頻率 freq153)、 217 分頻 (產(chǎn)生 76HZ 的輸出頻率freq76)、 218 分頻 (產(chǎn)生 38HZ 的輸出頻率 freq38)、 219 分頻 (產(chǎn)生 19HZ 的輸出頻率 freq19) 、220 分頻 (產(chǎn)生 10HZ 的輸出頻率 freq10)。 按鍵消抖是為了避免在按鍵按下或是抬起時(shí)電平劇烈抖動(dòng)帶來(lái)的影響。 由于本次設(shè)計(jì)的重點(diǎn)是等精度頻率計(jì)的實(shí)現(xiàn)，在等精度原理介紹的時(shí)候有強(qiáng)調(diào)過(guò)等精度的關(guān)鍵是：門(mén)控信號(hào)不是一個(gè)固定的值，而是與被測(cè)信號(hào)相關(guān)的，恰好是被測(cè)信號(hào)的整 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 21 數(shù)倍。 圖 CNT10 封裝圖 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 23 計(jì)數(shù)器模塊是由 8 個(gè)帶有異步清零端，進(jìn)位信號(hào)輸出的模為 10 的計(jì)數(shù)模塊級(jí)連而成。 temp_b = {tempb,3239。 周期模塊工作時(shí)序仿真如圖 。 用 8 個(gè) LED 將輸入數(shù)據(jù)顯示出來(lái)，將通過(guò)十進(jìn)制計(jì)數(shù)器的時(shí)鐘信號(hào) CLK，輸出為時(shí)鐘信號(hào)計(jì)數(shù)譯碼后的顯示驅(qū)動(dòng)端，在八段 LED 譯碼為對(duì)應(yīng)的八段二進(jìn)制編碼，并由數(shù)碼顯示器顯示出來(lái)。特別在周期部分測(cè)量過(guò)程中，由于使用 VerilogHDL 編寫(xiě)的除法器做除法運(yùn)算時(shí)，只能得到商和余數(shù)，而不能得到二進(jìn)制表示的小數(shù)，因此在后面的顯示時(shí)把余數(shù) 給忽略了。同時(shí)，也向我的家人致以真心的謝意！ 最后，衷心感謝各位評(píng)閱老師！感謝您們?cè)诎倜χ袇⑴c我的論文評(píng)閱工作。 第五章 總結(jié)與展望 本設(shè)計(jì)對(duì)等精度頻率計(jì)進(jìn)行了系統(tǒng)的設(shè)計(jì)。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 27 圖 數(shù)碼管顯示 在本設(shè)計(jì)中由于在頻率部分的計(jì)數(shù)器為 10 進(jìn)制，所以不會(huì)有大于 9 的數(shù)，則不用通過(guò) B_BCD 進(jìn)行轉(zhuǎn)碼即可直接由數(shù)據(jù)選擇器輸入數(shù)碼管顯示模塊。是因?yàn)槌ㄆ鞯妮敵鼋Y(jié)果 yshang[31..0]為 32 位二進(jìn)制，但是在數(shù)碼管顯示中只能顯示 09，十進(jìn)制 9 所對(duì)應(yīng)的二進(jìn)制為： 1001，而 4 位的二進(jìn)制能表示的數(shù)字范圍為 015。 tempb = b。 32 位鎖存器 REG32B 的工作時(shí)序圖如圖 。 TSTEN 為計(jì)數(shù)允許信號(hào)，在 TSTEN 信號(hào)的上升沿時(shí)刻計(jì)數(shù)模塊開(kāi)始對(duì)輸入信號(hào)的頻率進(jìn)行測(cè)量，測(cè)量時(shí)間恰為一個(gè)時(shí)鐘周期 (正好為單位時(shí)間 1s)，在此時(shí)間里被測(cè)信號(hào)的脈沖數(shù)進(jìn)行計(jì)數(shù)，即為信號(hào)的頻率。在實(shí)際應(yīng)用中，很大一部分的按鍵是機(jī)械按鍵。 大 學(xué) 畢 業(yè) 論