【正文】 要注意的是，電源和地一定不能短路。 output Pin_Out。 滿標(biāo)志： FIFO已滿或?qū)⒁獫M時由 FIFO的狀態(tài)電路送出的一個信號，以阻止 FIFO的寫操作繼續(xù)向 FIFO中寫數(shù)據(jù)而造成溢出（ overflow）。 end 439。d9 : if( BPS_CLK ) begin i = i + 139。 end else if( RX_En_Sig ) case ( i ) 439。 input BPS_CLK。它是配置波特率的模塊。 439。b1001_0000。b10_1111。 rscan=639。 reg [3:0] rsmg。 Control模塊主要實(shí)現(xiàn)對位命令的功能化，具體命令分配如表 。b1111_1111_1111_1110。 11: rrow=1639。 3: rrow=1639。b1011_1111_1111_1111。b1111_1111_1011_1111。d0。 end else if(key_stop) begin up_en=139。以下程序?yàn)榇四K的 源 程序： module row_control( input clk, input rst, input key_up, input key_down, input key_stop, //input [15:0] rdata, output [15:0] row_data )。b0。 rsclk=139。b0。 reg [5:0] i。 reg rsclk。 Quartus II 可以利用第三方的綜合工具進(jìn)行邏輯綜合， 當(dāng)然 也可以利 用第三方的仿真工具（如 Modelsim）進(jìn)行仿真。 RS232 串口電路 FPGA 的電平為 TTL 電平 (即：高電平 — +,低電平 — 0V)，而計(jì)算機(jī)串口電平為RS232 電平 (即：高電平 — 12V,低電平 — +12V),所以，計(jì)算機(jī)與 FPGA 芯片 之間進(jìn)行通訊時需要加電平轉(zhuǎn)換芯片。列掃描采用三極管放大電流，加大掃描強(qiáng)度，提高點(diǎn)陣屏亮度。 時鐘操作可通過 AM/PM 指示決定 是 采用 24 小時制式還是采用 12 小時 制式 。上電時， FPGA 將外部存儲器中的數(shù)據(jù)讀入片內(nèi) RAM，完成配置后，進(jìn)入 正常 工作狀態(tài)；掉電后 ， 恢復(fù)為白片，內(nèi)部邏輯消失。 基于 FPGA 的 LED 點(diǎn)陣顯示屏的系統(tǒng)框圖如 下 圖 所示： 圖 系統(tǒng)總體框圖 FPGA 控制模塊 控制 點(diǎn)陣顯示模塊、 時鐘模塊及 上位機(jī)通信模塊 的協(xié)同工作，并 分析、 處理 接收 相應(yīng) 的數(shù)據(jù)。針對 LED 背光源的特點(diǎn)，可以將信號處理技術(shù) 和 復(fù)雜的控制技術(shù) 融合到背光源技術(shù)中，目前的做法 主要 是采用 FPGA，各 廠 家均有 自家 不同的控制方法 和 算法。 關(guān)鍵詞 ： FPGA 控制模塊，串行通信電路， LED 點(diǎn)陣及驅(qū)動電路 ， 時鐘模塊 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） ABSTRACT The main research based on Altera39。 FPGA 控制模塊 控制 時鐘模塊、點(diǎn)陣顯示模塊、上位機(jī)通信模塊 的協(xié)同工作，并 分析、 處理 接收 的數(shù)據(jù)。 隨著 世界各國環(huán)保議題 逐漸重視 ， LED 照明產(chǎn)業(yè) 頁 將扮演 愈來愈重要的角色，其主要產(chǎn)品是應(yīng)用 于室內(nèi)、室外照明以及街燈等高功率產(chǎn)品。 研究意義 隨著社會的快 速發(fā)展， LED顯示屏 作為一種大型平板顯示設(shè)備，以其 功耗低、 使用壽命長、湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 2 維護(hù)費(fèi) 用低 等特點(diǎn)在顯示 屏 領(lǐng)域占據(jù)著非常重要的位置。 LED 點(diǎn)陣是由 16個大小為 32mm*32mm 的 8*8 共陽點(diǎn)陣組成 64*16 點(diǎn)陣，可以 同時 顯示四個漢字 或者八個字母 ，點(diǎn)陣屏可拆裝，采用 的是 圓孔銅排針，連接性能非常好。 方案一：在 LED點(diǎn)陣驅(qū)動電路中，采用 1片 4線 /16線譯碼器 74HC154作為行驅(qū)動，選用 4片74HC154占用 15個 FPGA的 I/O口（包括兩個 enable端 ）。 FPGA 控制模塊 FPGA 控制模塊的 電路是系統(tǒng)控制和數(shù)據(jù)處理的核心， 該部分電路主要由電源接口、 開關(guān) 、相應(yīng)的時鐘振蕩電路和復(fù)位電路組成。 DS1302 的外部引腳分配如圖 ， 內(nèi)部結(jié)構(gòu)如圖 所示 。 圖 RS232 串口電路 圖 JTAG 下載接口電路 圖 35 JTAG 下載接口電路 圖 數(shù)碼管顯示 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 9 第 4 章 基于 FPGA的 LED點(diǎn)陣顯示的軟件設(shè)計(jì) Verilog HDL 編程語言及編譯器概述 Verilog HDL 語言綜述 常用的硬件描述語言有 VHDL、 Verilog DHL和 ABEL語言。ModelSim 最大的特點(diǎn)是其強(qiáng)大的調(diào)試功能，先進(jìn)的數(shù)據(jù)流窗口，可以迅速地追蹤到產(chǎn)生不定或者錯誤狀態(tài)的原因；性能分析工具幫助分析性能瓶頸，加速仿真；代碼覆蓋率檢查確保測試的完備；多種模式的波形比較功能；可以實(shí)現(xiàn)與 Matlab 的 Simulink 的聯(lián)合仿真。 always (posedge clk or negedge rst) if(!rst) begin t=1539。 rrclk=139。b0。b1。 assign ser=rser。b0。 reg [3:0] k。 1: rrow=1639。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 14 9: rrow=1639。b1。b1111_0111_1111_1111。b1111_1111_1111_0111。 以下為模塊的例化程序： module column_control( input clk, input rst, input key_left, input key_right, input key_stop, input [63:0] rdata, Output [63:0] data )。 源 程序?yàn)椋? module smg( input CLK, input RSTn, input[23:0] data, output [7:0] smg_data, output [5:0] scan)。b111111。 rscan=639。b01_1111。d0 : rdata = _0。d8 : rdata = _8。然而，采集數(shù)據(jù)要求“在周期 的中間”，那么結(jié)果是 2082 / 2 ，結(jié)果等于 1041。 reg [7:0]rData。 end 439。b1。 end endcase /********************************************************/ assign Count_Sig = isCount。 串口接收數(shù)據(jù)處理 此模塊處理串口接收的十六進(jìn)制數(shù)據(jù)，取模之后作 LED 點(diǎn)陣的列驅(qū)動，接收的數(shù)據(jù)顯示在 09 之間。 /*******************************/ endmodule 設(shè)計(jì)思路： （ 1）一旦檢測到有按鍵按下（高電平到低電平變化），電平檢查模塊就會拉高 H2L_Sig電平，然后拉低。結(jié)果沒有芯片發(fā)燙或燒壞，說明電路供電正常。 其中，五位 Key_In 輸入連接至 I/O 端口，五位 Key_Out 主要傳輸給行列控制模塊。 按鍵模塊 一位按鍵模塊 debounce 如圖 ，模塊包括電平檢查模塊和延遲模塊。然后該控制模塊就會將經(jīng) RX_Data反饋回來的數(shù)據(jù)緩沖至 FIFO模塊。b1。d4, 439。d0。 input CLK。 基本設(shè)置： 每一位停留時間 1ms；一次性掃描時間 6ms；掃描頻率 。d3 : rdata = _3。b1001_1001, _5 = 839。b11_0111。 rscan=639。 else if(t==T1ms) t=1539。 _function模塊端口實(shí)例化程序： module _function( input CLK, input RSTn, 圖 列數(shù)據(jù)左移仿真波形 圖 時鐘芯片讀寫模塊 圖 時鐘模塊 RTL 圖 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 17 input [1:0] start, output done, input [7:0] addr, input [7:0] write_data, output [7:0] read_data, output rst, output sclk, inout SIO )。b1111_1111_1111_1110。b1111_1110_1111_1111。b1111_1111_1111_1110。 12: rrow=1639。 4: rrow=1639。b1111_1111_1111_1110。b0。h55_55_F0_0A、 row_data=1639。 i=639。d5) begin rsclk=139。 i=639。b1。程序中利用計(jì)數(shù)器 t作為行移位標(biāo)志，當(dāng)計(jì)數(shù)器計(jì)數(shù)到 19999時移位一次， T=(19999+1)/20xx0000=1ms,(系統(tǒng)使用 20MHz晶振 )，所以本設(shè)計(jì)刷新周期為 1ms。 Verilog HDL作為一種高級的硬件描述編程語言，與 C語言的風(fēng)格有很 多類似之處。每一個數(shù)碼管通過一個 9012三極管 進(jìn)行 電流 放大 。 圖 復(fù)位電路 圖 電源接口及開關(guān)電路 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 6 時鐘振蕩電路 如圖 所示， X1 為 20MHz 的有源晶振。 再 次，考慮 到一個 制作成本，一片 74HC154芯片 大約四元，而 一片 74HC595芯片 和 74HC164芯片 只需 。 上位機(jī) FPGA 控制系統(tǒng) 點(diǎn)陣顯示模塊 串口通信 時鐘模塊 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 4 第 3 章 基于 FPGA 的 LED 點(diǎn)陣硬件設(shè)計(jì) 方案論證與比較 FPGA 芯片選擇 當(dāng)今 FPGA 芯片 的 主要設(shè)計(jì)和生產(chǎn)廠家有 Altera、 Atmel、 Xilinx、 Lattice 等公司。一方面，隨著生產(chǎn)工藝的提高和微電子技術(shù)的發(fā)展，器件的性能會 有很大的提高， 從而 出現(xiàn)了高性能的現(xiàn)場可編程邏輯器件（ FPGA）， FPGA具有處理速度高、 高容量、 可靠性高和集成度高等特點(diǎn)，在大屏幕顯示系統(tǒng)設(shè)計(jì)中使用 FPGA可以滿足現(xiàn)在的 LED大屏幕系統(tǒng)對于處理視頻數(shù)據(jù)的高速要求，同時改善電路的性能，縮小系統(tǒng)的體積。 LED 驅(qū)動器技術(shù)的發(fā)展 主要體現(xiàn)在兩方面： 一 方面 ， 日常生 活中常用的 鹵素?zé)?、白熾燈和熒光?將被離線式高功率因數(shù)校正可調(diào)光 LED 驅(qū)動器替代；另一方面 ， 低壓鹵素?zé)粢矊⒈?LED 驅(qū)動器能高效替代。串口通信部分 通過 RS232 串口實(shí)現(xiàn)。 LED 點(diǎn)陣是由 16 個大小為 32mm*32mm 的 8*8 共陽點(diǎn)陣組成 16*64 點(diǎn)陣，可以顯示四個漢字，點(diǎn)陣屏可拆裝，采用圓孔銅排針，連接性能非常好。在歐美優(yōu)先領(lǐng)起的趨勢 下 ，20xx 年全球達(dá)到 450 萬盞 LED 街燈的水平， 并且伴隨著國際加緊節(jié)能減碳的節(jié)奏 ， 一旦路燈標(biāo)準(zhǔn)規(guī)格普及，中國市場有 望 突破 占有世界 50%以上的比例 。 隨著顯示亮度要