【正文】 只是在第三步，雙擊 Simulate PostPlaceamp。可以看到，時(shí)鐘上升沿和計(jì)數(shù)值改變的時(shí)刻之間相差為零（圖中兩根豎線之間的間距為零）。其中的 Assign 為賦值情況代碼占所有代碼的比例， Toggle 為上升下降沿代碼占所有代碼的比例。（或在 Counter Template 上單擊右鍵選擇“ Use ”，建議直接復(fù)制過去）； Step4. 關(guān)閉 Language Templates 窗口； Step5. 將帶有注釋符號(hào)“ ”的計(jì)數(shù)器端口定義語句剪切并粘貼到計(jì)數(shù)器的 實(shí)體（ entity） 9 描述中。我們可以在輸入不同文件后選中不同的文件，看看進(jìn)程窗口中的變化。系統(tǒng)自動(dòng)為每一個(gè)工程設(shè)定一個(gè)目錄，目錄名為工程名。 Model Sim） _________________________ 1ISE 軟件的運(yùn)行及 ModelSim 的配置 2 創(chuàng)建一個(gè)新工程 3 創(chuàng)建一個(gè) VHDL源文件框架 4 利用計(jì)數(shù)器模板向?qū)稍O(shè)計(jì) *5 仿真 6 創(chuàng)建 Test bench波形源文件 7 設(shè)置輸入仿真波形 *8 調(diào)用 ModelSim 進(jìn)行仿真簡介 9 調(diào)用 Model Sim 進(jìn)行行為仿真（ Simul ate Behavi oral Model） 10 轉(zhuǎn)換后仿真（ Simul at e Pose Translat e VHDL Model） 1 調(diào)用 ModelSim 進(jìn)行映射后仿真（ Simulat e PostMap VHDL M odel） 12 布局布線后的仿真（ Simulat e Post Placeamp。這個(gè)窗口與以前版本的差別較大，以前的版本出現(xiàn)的窗口中可以直接選取器件類型、封裝、門數(shù)、速度等級(jí)等信息。 圖 3 設(shè)置工程所用的器件參數(shù) Step4. 因?yàn)檫@里我們重新編寫 VHDL 源代碼，而不是使用以前設(shè)計(jì)好的源代碼，故再 單擊“下一步”，“下一步”，單擊“完成”，工程創(chuàng)建完畢。我們可以直接書寫 HDL 代碼，也可以利用 ISE 的語言模板（ ISE Language Template）工具來輔助我們書寫 HDL 代碼。 Step3. 查看代碼覆蓋率統(tǒng)計(jì)，單擊圖 12 中工具欄上的圖標(biāo) ，顯示出代碼覆蓋率統(tǒng)計(jì)， 14 統(tǒng)計(jì)結(jié)果如圖 13 所示。未涉及到設(shè)計(jì)實(shí)現(xiàn)中的時(shí)延等問題。 18 圖 18 ModelSim 映射后仿真結(jié)果 12 布局布線后的仿真 （ Simulate PostPlaceamp?？梢钥吹?，時(shí)鐘上升沿和計(jì)數(shù)值改變的時(shí) 刻之間相差 8296ps（圖中兩根豎線之間的間距），說明了器件的延時(shí)加上互連線延時(shí)為 6794ps。在其中不包含實(shí)現(xiàn)器件的信息。這一小節(jié)我們?cè)?ISE 中調(diào)用 ModelSim 進(jìn)行仿真，這里討論的仿真仍然是基于波形文件的，因此不涉及 ModelSim 中過多的知識(shí)。 CE, LOAD, DIR: in STD_LOGIC。按照以下步驟建立一個(gè)計(jì)數(shù)器的 VHDL 文件描述。 NGC 文件是一種包含了邏輯設(shè)計(jì)數(shù)據(jù)和約束的網(wǎng)表，所謂約束是指 FPGA 設(shè)計(jì)中的一些特定的要求，例如，我們分配設(shè)計(jì)中的信號(hào)到具體的管腳時(shí)，需要一個(gè)文件來指定如何分配，這就是一種約束文件，由于 NGC 網(wǎng)表包含了設(shè)計(jì)和約束，因此一個(gè)文件足夠描述一 4 個(gè)設(shè)計(jì)了。 ModelSim） ___________________________________________________ 1 ISE 軟件的運(yùn)行及 ModelSim 的配置 2 創(chuàng)建一個(gè)新工程 3 創(chuàng)建一個(gè) VHDL源文件框架 4 利用計(jì)數(shù)器模板向?qū)稍O(shè)計(jì) *5 仿真 6 創(chuàng)建 Testbench波形源文件 7 設(shè)置輸入仿真波形 *8 調(diào)用 ModelSim 進(jìn)行仿真簡介 9 調(diào)用 ModelSim 進(jìn)行行為仿真 （ Simulate Behavioral Model） 10 轉(zhuǎn)換后仿真 （ Simulate PoseTranslate VHDL Model） 11 調(diào)用 ModelSim 進(jìn)行映射后仿真 （ Simulate PostMap VHDL Model） 12 布局布線后的仿真 （ Simulate PostPlaceamp。單擊“確定”關(guān)閉該窗口，關(guān)閉 ISE（這一步非常 重要，否則可能不能在 ISE 中調(diào)用 ModelSim 進(jìn)行仿真），再重新進(jìn)入 ISE 既可用調(diào)用 ModelSim 對(duì)設(shè)計(jì)進(jìn)行仿真了。其中 DeviceFamily 表示目標(biāo)器件的類型； Device 表示目標(biāo)器件的具體型號(hào)；Package 表示器件的封裝； SpeedGrade 表示器件的速度等級(jí)。 圖 5 計(jì)數(shù)器方塊圖 Step1. 選擇 ProjectNew Source；（或在 Sources in Project 窗口中單擊鼠標(biāo)右鍵選擇“ New