【正文】 sram_if sram_if( .clock(clk_100m), .reset(vga_reset), .rd_wr(arb_rd_wr), .wr_addr(wr_addr), .wr_data(wr_data), .wr_req(wr_req), .wr_ack(wr_ack), .rd_addr(arbrd_addr), .rd_data(arbrd_data), .rd_req(arbrd_req), .rd_ack(arbrd_ack), .sram_addr(sram_if_addr), .sram_datai(sram_if_datai), .sram_datao(sram_if_datao), .sram_data_dir(sram_data_dir), .sram_wr(sram_nwe), .sram_rd(sram_noe) )。wire [6:0] rdusedw。 input ico_wr_en。 input [18:0] wr_addr。b1), .scanaclr (139。 wire [0:0] sub_wire1 = sub_wire0[0:0]。 else if(button_edge[1]) wr_data_r=839。 reg[2:0] button_r2。d512。 always (posedge clock) begin if(data_ready) begin if(x_inc[8]) begin if(x_addr_r=1139。 //BIT1[0] right_button_r = q[2]。 (q[20] == ~^q[19:12]) //第二字節(jié)奇驗證位 amp。b1) //第一字節(jié)停止位 amp。else if(watchdog_timer_done)bit_count = 639。endm2_data_high_3 : //停止位1,應答處理beginif (falling_edge amp。b0。endm2_data_low_1 : //發(fā)送起始位0,d[0],d[1]beginps2_data_dir_r = 139。amp。b1。endm1_falling_wait : //等待5US延時防止毛刺干擾beginif(timer_5us_done)m1_next_state = m1_clk_l。endalways (posedge clock)beginif (reset == 139。b1101,m2_data_low_3 = 439。b000,m1_falling_edge = 339。reg [2:0] m1_next_state。output data_ready。b0),.mouse_en(139。 wire wr_req。 inout ps2_mouse_data。l Data_ready(output)————高電平表示有新數(shù)據(jù)輸出。之后便可以接受PS2鼠標發(fā)送過來的數(shù)據(jù)包。主機也可以在第11個時鐘脈沖應答位前中止一次傳送，只要下拉時鐘至少100微秒。每一數(shù)據(jù)幀包含11~12個位， PS/2通訊數(shù)據(jù)幀格式1個起始位總是邏輯08個數(shù)據(jù)位（LSB）低位在前1個奇偶校驗位奇校驗1個停止位總是邏輯11個應答位僅用在主機對設備的通訊中 表中，如果數(shù)據(jù)位中1的個數(shù)為偶數(shù)，校驗位就為1；如果數(shù)據(jù)位中1的個數(shù)為奇數(shù)，校驗位就為0；總之，數(shù)據(jù)位中1的個數(shù)加上校驗位中1的個數(shù)總為奇數(shù)，因此總進行奇校驗。CycloneV FPGA系列2011年推出，28nm工藝，實現(xiàn)了業(yè)界最低的系統(tǒng)成本和功耗，其性能水平使得該器件系列成為突出您大批量應用優(yōu)勢的理想選擇。發(fā)送狀態(tài)如下所示l 通過下拉時鐘線至少100微秒來抑制通訊。它的是最高位作為符號出現(xiàn)，當鼠標讀取輸入發(fā)現(xiàn)有位移是被計數(shù)器更新。l Ps2_clk(bidir)——————PS/2數(shù)據(jù)線，位雙向端口，外圍電路需加上上拉電阻。移動鼠標，顯示器上的鼠標指針也跟著移動。 output byte0。wire [8:0] y_increment。 //PS/2數(shù)據(jù)線,輸出口output ps2_clk_dir。reg ps2_clk_dir_r。 //濾波后的PS2時鐘由狀態(tài)機M1產(chǎn)生輸出reg rising_edge。b0011,m2_verify = 439。assign right_button = right_button_r。case (m1_state)m1_clk_h : //時鐘高電平beginsync_clk = 139。if(timer_5us_done)m1_next_state = m1_clk_h。case (m2_state)m2_reset : beginm2_next_state = m2_hold_clk_l。b1。endm2_data_high_1 : //發(fā)送位d[2]beginps2_data_dir_r = 139。elsem2_next_state = m2_data_high_2。elsem2_next_state = m2_await_response。//緩沖時間5US計數(shù)器always (posedge clock)begin if (reset || falling_edge || rising_edge ) timer_5us_count = 0。b0) //第三字節(jié)起始位 amp。b0。 input[8:0] y_inc。 end end end always (posedge clock) begin if(data_ready) begin if(y_inc[8]) begin if(y_addr_r1039。 output[18:0] wr_addr。 end assign button={left_btn,middle_btn,right_btn}。 output c1。b1), .enable0 (), .enable1 (), .extclk (), .extclkena ({4{139。module vga_logic( ico_wr_clk,clk_100m,clk_25m,vga_clk, vga_reset, wr_req,wr_addr,wr_data,wr_a sram_nwe,sram_noe,sram_addr,sram_data,upper_byte,lower_byte,cs1,cs2, ico_wr_data,ico_wr_addr,ico_wr_en, mouse_en,mouse_x,mouse_y, //sram_datai,sram_datao,sram_data_dir, hsync,vsync,disp_dato,data_enab )。 output cs1,cs2。wire arbrd_req。assign upper_byte = 139。對于這次的設計，我們存在的問題挺多，我們只是熟悉怎樣使用quartus軟件，了解Verilog HDL及VHDL語言的編程，但卻不能夠熟練的運用這些語言，F(xiàn)PGA是電子行業(yè)的大分支，而我們掌握的知識卻是很少，例如：如何在FPGA芯片里面生成一個處理器，生成一個小的單片機系統(tǒng)，而這些我們卻是一無所知，它們需要什么軟件生產(chǎn)我們也不知道，如Modesim ，Nios...... 通過指導老師的教導，我們明白了我們要學的東西很多，我們相信知識可以凈化心靈，“活到老，學到老”。wire [15:0] ico_module_rd_data。 output data_enab。 output upper_byte。 defparam = 5, = 50, = 8, = 0, = 5, = 50, = 8, = 9375, = CLK0, = NO, = 20000, = Cyclone II, = 5, = altpll, = NORMAL, = PORT_UNUSED, = PORT_USED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_USED, = PORT_UNUSED, = PORT_USED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_USED, = PORT_USED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = 1。b1}}), .clkloss (), .clkswitch (139。 input inclk0。 always (posedge clock) begin if(wr_ack) wr_addr_r=wr_addr_r+139。 input right_btn。d1662。 input data_ready。b0。amp。 else if(~watchdog_timer_done)