【正文】 sub_wire2(0, 2) = sub_wire4(2)。 sub_wire2(2, 2) = sub_wire1(2)。 data2x : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 K : IN STD_LOGIC。 THEN IF A=39。 PORT ( clock0 : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 DIN : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。clk_div256 = count(7)。 ARCHITECTURE rtl OF clkdiv IS SIGNAL count : STD_LOGIC_VECTOR(13 DOWNTO 0)。這也可能是懶惰的表現(xiàn)吧！盡管有以上的不足存在，但這些不足正是在經(jīng)過這樣一個課程設(shè)計的過程中發(fā)現(xiàn)的。這也是DDS本身限制的。具體模塊如圖16所示。表1 ASK/PSK模塊功能表輸入輸出功能KPASOUT0X000000000ASK調(diào)制0X1SIN10XSINPSK調(diào)制11XNOT SIN從表中ASK調(diào)制中可以看到，在K=0的前提下，當A=0輸出原信號，當A=1時輸出為“00000000”。一個周期正弦波取64個采樣點，在Excel表格中可以用下拉單元格的方式迅速生成地址，地址范圍為0~63，即波形表中每種波形每周期取64點。因此，本設(shè)計選擇方案二。用二進制數(shù)字信號控制載波的兩個相位的調(diào)制稱為PSK調(diào)制。系統(tǒng)采用20MHZ的時鐘，通過512分頻和16384分頻獲得兩路時鐘。實現(xiàn)以上調(diào)制信號的生成?？傮w設(shè)計框圖如圖1。具體方框圖如圖6。fclk 為系統(tǒng)的時鐘。A為ASK的二進制基帶信號，P為PSK的二進制基帶信號。另外，正弦信號發(fā)生器輸出正弦波一路。圖21 系統(tǒng)電路圖4 系統(tǒng)測試 正弦信號測試結(jié)果從前面的分析知，正弦信號發(fā)生器時鐘為39KHZ，累加器為16為。導致了資源的浪費。clk_div512 : OUT STD_LOGIC。 clk_div8 = count(2)。寄存器程序LIBRARY IEEE。USE 。 widthad_a : NATURAL。END AP_SK。USE 。USE 。 sub_wire1 = data2x(7 DOWNTO 0)。 sub_wire2(1, 7) = sub_wire3(7)。 sub_wire2(0, 5) = sub_wire4(5)。 sub_wire2(2, 5) = sub_wire1(5)。END MUX31。ARCHITECTURE behav OF F_SK ISBEGIN PROCESS(FW0,FW1,K) BEGIN IF K=39。 ELSE SOUT=SIN。 END COMPONENT。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD39。END rtl。139。 USE 。經(jīng)多次測試得到本系統(tǒng)設(shè)計的正弦波輸出頻率為0~20KHZ。輸出的模擬量與輸入的數(shù)字量（DN1*2N1+……+D0*20）成正比，這就實現(xiàn)了從數(shù)字量到模擬量的轉(zhuǎn)換。這樣就能保證輸出直觀的ASK信號。設(shè)計中所用D/A轉(zhuǎn)換器為8位，其數(shù)據(jù)空間是0——255，可以利用公式“=*（1+B1）”來映射數(shù)據(jù)，影射后的數(shù)據(jù)為小數(shù)，還須對其取整，輸入公式 “=INT（C1）”。 分頻器設(shè)計根據(jù)題目中載波頻率小于30kHZ的要求，生成載波信號的正弦信號發(fā)生器選擇16位累加器，則其需要的時鐘在30kHZ以上即可。 圖3 ASK和PSK調(diào)制框圖方案二：由于ASK與PSK在調(diào)制上只需要一種載波的相同性，可以將ASK和PSK調(diào)制放在一個模塊里進行設(shè)計。由于ASK和PSK調(diào)制特性相近，載波都為一路信號。 仿真以上三種調(diào)制信號； 設(shè)計思想將系統(tǒng)時鐘進行兩路分頻，一路作為兩個相同的正弦信號發(fā)生器時鐘，另一路作為系統(tǒng)基帶信號。設(shè)計框圖如圖5所示。DDS原理圖如下：圖9 DDS基本結(jié)構(gòu)上圖中M為相位累加器的位數(shù)。圖11 正弦信號發(fā)生器模塊波形仿真結(jié)果 ASK/PSK模塊設(shè)計從圖二可以看到，ASK和PSK調(diào)制只需要一路載波。具體設(shè)計模塊如圖14所示。波形移位部分，其核心部分是一電壓跟隨器，電壓跟隨器的輸出Vo1=（VinVp），所以輸出的Vo1就相當于在輸入Vin的基礎(chǔ)上下移了Vp伏，而Vp又受可變電阻器Rw1的控制，通過劃動此變阻器理論上可將Vin的波形向Y軸負方向下移0~12V。本系統(tǒng)在實現(xiàn)要求的同時，還存在以下的不足：正弦信號發(fā)生器的頻率控制字沒有使用單片機控制，而是在QuartusⅡ設(shè)計時固定設(shè)計了一個控制字。 clk_div16 : OUT STD_LOGIC。 END PROCESS。END ADDER16。ROM程序LIBRARY ieee。 operation_mode : STRING。ENTITY AP_SK IS