【正文】 協(xié)作式全局指令調(diào)度:在有向無環(huán)的程序流圖(DAG)上作指令調(diào)度，在指令調(diào)度的同時(shí)分配寄存器，實(shí)質(zhì)_L是以一利，先來先服務(wù)的方式作寄存器賦值，但由于在賦值的時(shí)候考慮了變量存儲(chǔ)分配的歷史，并且延后了合流操作的插入，因此能夠得到近似于全局寄存器分配的效果，同時(shí)大部分的溢出代碼都有機(jī)會(huì)得到調(diào)度。216。 HLIR:高層中間表示面向源語言，適合依賴分析和并行化，用于編譯器前端(包括常規(guī)的前端和中端)，其結(jié)構(gòu)為抽象語法樹。 分離了操作設(shè)計(jì)和指令設(shè)計(jì)，增加了指令格式域，在指令設(shè)計(jì)中限制操作拼裝的可能性，指令編碼緊湊。第三步是使用某種局部指令調(diào)度方法一如表調(diào)度一對(duì)形成的路徑進(jìn)行調(diào)度，并用調(diào)度完的代碼替換流圖中原來的路徑，如果在代碼移動(dòng)過程中越過了流圖的分支點(diǎn)或合流點(diǎn)，那么還需要在路徑之外插入相應(yīng)的補(bǔ)償代碼。此外，由于硬件微體系結(jié)構(gòu)的某些部分在體系結(jié)構(gòu)界面上變?yōu)榭梢?，因此二進(jìn)制兼容性難以保持，不過Intel宣稱在其即將推出IA一64結(jié)構(gòu)中，通過保留部分硬件互鎖機(jī)制，保持了一定程度的二進(jìn)制兼容性〔Dulo98]，其技術(shù)細(xì)節(jié)尚不清楚。（一）指令級(jí)并行體系結(jié)構(gòu)的分類為使一個(gè)串行程序能夠以指令級(jí)并行的方式執(zhí)行，必須先對(duì)程序進(jìn)行分析，以確定操作之間的依賴關(guān)系，進(jìn)而確定哪些操作彼此無關(guān)，可以并行執(zhí)行，最終決定操作發(fā)出的時(shí)刻，并為其分配資源和寄存器。指令級(jí)并行處王，l)()是指為了實(shí)現(xiàn)多個(gè)操作的并行執(zhí)行而在處理器和編譯器的設(shè)計(jì)中采用的一系列技術(shù)[2]。甘肅政法學(xué)院本科學(xué)年論文（設(shè)計(jì)） 題 目 ________指令級(jí)并行技術(shù)研究 計(jì)算機(jī)科學(xué)學(xué)院計(jì)算機(jī)科學(xué)與技術(shù)專業(yè)08級(jí)計(jì)本2班學(xué) 號(hào)：_ 200881010227__姓 名：_____祁云龍____ 指導(dǎo)教師：__ 王云峰__ 成 績：________________完成時(shí)間：__2011_年 __12_月目錄一、引言 1 2 2 3（一）指令級(jí)并行體系結(jié)構(gòu)的分類 3（二）各類指令級(jí)并行體系結(jié)構(gòu)的特點(diǎn) 4 4 5（一） M一MACHINE體系結(jié)構(gòu) 5（二） MCC總體結(jié)構(gòu) 6參八十年代以來，隨著半導(dǎo)體技術(shù)的進(jìn)步，在單個(gè)處理器芯片上集成的晶體管數(shù)量大大增加，硬件已有能力實(shí)現(xiàn)多個(gè)功能部件以及大容量的寄存器堆和片上Cache。這一過程中涉及的各項(xiàng)工作，通常既可以由硬件完成，也可以由軟件(編譯器)完成，這些工作在硬件和軟件間的劃分方式，導(dǎo)致了各種指令級(jí)并行處理器在體系結(jié)構(gòu)上的差異。國外于70年代末、80年代初相繼開展了指令級(jí)并行編譯方面的研究和開發(fā)，并有一些產(chǎn)品問世，如Multiflow公司的Traee系列和Cydrome公司的Cydra一5，作為第一代產(chǎn)品化的超長指令字結(jié)構(gòu)的機(jī)器，兩者在商業(yè)上都失敗了，但這兩種機(jī)器的編譯器中所使用的技術(shù)卻成為這個(gè)領(lǐng)域中開拓性的工作，對(duì)于其后這一領(lǐng)域中的研究工作影響和啟發(fā)非常之大。最后，按深度優(yōu)先序遍歷調(diào)度后的流圖并釋放代碼。令所有操作的延遲均為編譯可見，實(shí)際上，編譯器知道各種操作讀取操作數(shù)和產(chǎn)生結(jié)果的準(zhǔn)確時(shí)刻(相對(duì)于操作發(fā)出時(shí)刻)。216。 控制流和數(shù)據(jù)流分析:劃分基本塊和基本塊之間的流向，進(jìn)行過程內(nèi)和過程間的數(shù)據(jù)流分析，生成表達(dá)式之間的定義一定義鏈(DD鏈)、定義一引用鏈(DU鏈)和引用一定義鏈(UD鏈)。216。216。這里生成精確的調(diào)用圖。（二） MCC總體結(jié)構(gòu)MCC包含兩個(gè)層次的中間表示:216。216。挑選一個(gè)執(zhí)行頻率最高且不在其它路徑中的操作作為種子，然后讓它向前(沿流圖的方向)并向后生長，即將滿足所使用的啟發(fā)式規(guī)則且不在其它路徑中的前驅(qū)和后繼加入到路徑中，若找不到這樣的操作，則路徑終止。超長指令字結(jié)構(gòu)大概是最早提出的指令級(jí)并行體系結(jié)構(gòu)，其思想可以追溯到早期采用微程序控制的處理器中使用的微碼優(yōu)化技術(shù)(水平微碼)，通過將依賴分析、指令調(diào)度和資源分配等工作交由編譯器完成，一方面簡化了硬件設(shè)計(jì)，使得在芯片上集成更多的功能部件和更大容量的寄存器堆及片上Cache成為可能，另一方面，由編譯器來完成某些工作，如指令調(diào)度和旁路，確能得到更好的效果，但這同時(shí)也對(duì)編譯器的設(shè)計(jì)一提出了更高的要求。這些工作最終澄清了關(guān)于指令級(jí)并行度的誤解。由此可見，并行編譯技術(shù)在高性能計(jì)算中的地位與重要性是毋庸置疑的?？既欢?，為了真正作到多個(gè)操作并行執(zhí)行，還需要對(duì)傳統(tǒng)編譯器產(chǎn)生的順序的類RSIC操作流作依賴分析和指令調(diào)度，以發(fā)掘程序中潛在的指令級(jí)并行性。按照這一標(biāo)準(zhǔn)，指令級(jí)并行體系結(jié)構(gòu)可分為串行體系結(jié)構(gòu)、相關(guān)體系結(jié)構(gòu)、無關(guān)體系結(jié)構(gòu)和TTA(TransportTriggeredArehiteeture)體系結(jié)構(gòu)幾類，