【正文】 本文的測試壓縮方法采用了adaptive scan 結構，今后還可以嘗試用菊花鏈壓縮結構和Illinois壓縮結構。測試數(shù)據量的膨脹促進了對測試壓縮技術的研究，測試壓縮技術如今也成為一種重要的DFT技術，因此，本文也對測試壓縮技術開展了相應的研究工作。 TEST模式下的命令命令參數(shù)含義set_faultsmodel stuck/transition指定故障類型為固定型故障或者跳變時延故障add_faultsread_faultsall*.file工具會自動計算電路中所有的故障并將所有故障添加進來，也可以從外部讀入故障文件set_atpgAbort_limit nATPG的過程會通過一些假設敏化通路來對故障進行控制和觀測。這里只對GodsonD進行了固定型故障的ATPG。除了固定型故障，在門級故障模型中，還有短路故障模型、開路故障模型、橋接故障模型、串擾故障模型等，它們分別代表了一類物理缺陷，各種故障模型所代表的物理缺陷間也可能有交集。本章在上一章的基礎上，介紹了帶有Adaptive Scan壓縮結構的內部掃描可測試性設計技術在一款高性能通用處理器芯片中的應用。在Adaptive Scan中，測試激勵的解壓縮采用可配置的MUX網絡的方法，其基本原理和Illinois廣播式結構相同，區(qū)別在于可以在移位的時候配置那些掃描鏈共享同一個輸入；測試響應的壓縮采用XOR網絡的方法。 GodsonD 處理器結構圖通常，DFT設計的流程是：首先在數(shù)字系統(tǒng)設計的較高層次，DFT設計者需要運用高層次的可測試性度量方法分析電路的可測試性問題，以對芯片的設計做相應的修改，并且使設計的硬件描述語言的代碼風格符合掃描設計規(guī)則，然后在RTL級完成BIST的設計，接著，在邏輯綜合之后．設計者進行掃描鏈的插入。在Adaptive Scan中，測試激勵的解壓縮采用可配置的MUX網絡的方法，其基本原理和Illinois廣播式結構相同，區(qū)別在于可以在移位的時候配置那些掃描鏈共享同一個輸入；測試響應的壓縮采用XOR網絡的方法， DFT技術已經成為處理器設計中一個重要的組成部分, 必須在設計的早期從芯片級對測試進行規(guī)劃、確定測試策略和設計方法。這種思想最早源于將相同的測試向量廣播給不同子電路的測試方法，以解決多個電路并行測試的問題。一般而言，ATPG的壓縮效果越好，X位的個數(shù)就越少，那么，測試壓縮技術的壓縮效果就會越差。盡管應用LBIST可以極大地減少測試數(shù)據量，但由于LBIST存在故障覆蓋率、面積和時延開銷等問題，限制了LBIST的廣泛應用。其優(yōu)點是在測試模式下只需要一個測試時鐘，對應一個管腳開銷（如果不復用功能管腳），ATPG運行時間短，測試向量個數(shù)少；但缺點是在測試模式下需要為測試時鐘布局，保證掃描鏈移位和捕獲的正確操作。其中大部分都可以通過測試點插入的方法進行處理，但一般還是希望能從上層的設計中加以避免。部分掃描設計相對靈活得多，不僅節(jié)省面積開銷，而且能減少對電路性能的影響，其代價是對時序電路的測試產生困難，故障覆蓋率可能會有一定程度的下降。可測試性設計通過在芯片原始設計中插入各種用于提高芯片可測試性的硬件邏輯，從而使芯片變得容易測試，大幅度地節(jié)省芯片的測試成本，其目的就是為了確保芯片在生產制造之后，通過測試的產品都能夠正確無誤地工作。 第二章 課題研究內容的發(fā)展前沿隨著超大規(guī)模集成電路技術的不斷發(fā)展，作為技術前沿的處理器的設計變得愈加復雜，時鐘頻率、片內多線程等性能指標不斷提高。測試壓縮技術是解決上述問題的有效方法，它在保證測試質量的前提下，能有效地減少測試數(shù)據量和測試時間，因此有著巨大的理論價值和現(xiàn)實意義，廣受學術界和工業(yè)界的關注。確定設計和測試需求書寫設計和測試規(guī)范設計測試開發(fā)加工制造生產測試好的芯片失效分析驗證測試設計驗證審查審查用戶集成電路測試的目的是為了排除存在制造缺陷的芯片。在這種設計中，電路的可控制性和可觀測性得到很大的提高。全掃描設計的優(yōu)點在于可以高效地利用自動測試向量產生（Automatic Test Pattern Generation，ATPG）算法，采用組合電路模型，產生高效的測試向量，對門級固定型故障達到很高的故障覆蓋率。如果CK1比CK2先到，并且時鐘偏移值Tsk [Ts (F2)+Tb+Tp(F1)]（Tb為F1和F2之間的組合邏輯的傳輸時間），那么F2捕獲到的值將是F1捕獲到的值取反后的值；類似地，如果CK2比CK1先到，并且時鐘偏移值比較大，那么F2捕獲到的值會影響F3捕獲到的值。上述種種，都會帶來測試成本的增加。（3）解碼算法簡單，更容易用硬件實現(xiàn)?；贚FSR的壓縮方法屬于LBIST研究的拓展，它利用LFSR將種子解碼成掃描測試向量，對ATE來說只用保存種子，因此能大大減少測試數(shù)據量。這種多分組的機制，與只采用一個分組的方法相比，減小了對掃描鏈邏輯值的約束，因此能減少廣播模式下沒有觀測到的故障數(shù)。然后在后面的小節(jié)中對這種DFT技術進行詳細介紹。當SE=1時，觸發(fā)器輸入數(shù)據為上一個掃描觸發(fā)器的輸出端，從而完成測試時的串行移位功能；當SE=0時，觸發(fā)器的輸入數(shù)據為正常功能狀態(tài)的輸入，從而完成芯片正常功能。配置完掃描結構之后就需要執(zhí)行設計規(guī)則檢查和掃描插入的步驟了。不同的故障模型在應用時其測試效率和測試效果是不同的，但是迄今為止沒有適用于任何電路層次的故障模型。在部分掃描設計中，可以先用組合ATPG模式檢測到大多數(shù)故障，再用其他模式檢測剩下的故障。在ATPG的過程中可以把RAM當作黑盒（black box）、空盒（empty box）來處理，也可以對它建立工具能夠識別的功能模型。在Scan %。本文闡述了測試壓縮技術的基本原理，按照不同的分類方法，測試壓縮技術可以分成不同的類型。[14] 董婕，“高性能通用處理器的可測試性設計研究”中國科學院研究生院碩士論文，2006年4月。1. 較全面地了解了研究領域的各種測試壓縮技術隨著測試數(shù)據量的膨脹給測試成本帶來的巨大壓力，測試壓縮技術越來越受到研究領域和業(yè)界的重視。本章在之前的DFT設計綜合后，針對固定型故障產生測試向量。建立階段：這是最開始的階段，該階段中TetraMAX讀入設計和工藝庫等文件，為設計規(guī)則檢查構造仿真模型。組合ATPG模式：該模式適用于純組合電路和全掃描設計。故障模型能反映大部分實際缺陷，基于不同的故障模型可以設計不同的測試算法。識別出相應的掃描信號之后就需要配置在每種模式下掃描鏈的條數(shù)以及最大掃描鏈的長度，同時設定插入流水線（pipeline）寄存器的級數(shù)并指明pipeline寄存器的觸發(fā)時鐘。在掃描鏈的插入中，我們采用最基本的MUX掃描觸發(fā)器來替換原來設計中的觸發(fā)器。46 西安理工大學本科生畢業(yè)設計（論文） 第三章 一款高性能通用處理器芯 片的掃描壓縮結構設計　　　　隨著芯片復雜度和工藝水平的提高，DFT技術已經成為保證芯片質量、降低測試成本的關鍵技術，進行DFT設計已成為當今處理器開發(fā)過程中不可或缺的重要環(huán)節(jié)。由于廣播模式可以有效地降低測試數(shù)據量和測試時間，所以采用Illinois掃描結構可以取得一定的壓縮效果，此外，它最明顯的好處在于硬件開銷小，除了傳統(tǒng)掃描結構必需的開銷之外，只需要增加少量的MUX邏輯和控制邏輯，而這些邏輯的面積開銷相對整個芯片來說非常小?；诰€性擴展的壓縮技術這一類方法的解碼過程是通過線性擴展（邏輯關系中只包含異或）完成的，下面介紹幾種典型的方法。測試壓縮算法的選擇直接決定了壓縮的效果和解壓縮電路的復雜度，一般需要考慮以下一些要求：（1）壓縮算法必須是無損壓縮，只有原始測試向量被完全還原，才能保證測試的高覆蓋率。掃描設計已經成為業(yè)界普遍采用的可測試性設計方法，它與ATPG相結合，可以確保高質量的測試結果。 假設CKCK2在捕獲周期同時有效，那么這三個觸發(fā)器都將捕獲到正確的響應。在CPU中大多用前兩種掃描方法。 如果在時序電路中不采取任何DFT技術，通過在電路的輸入端施加激勵，經過若干個始終周期后在電路的輸出端捕獲測試響應，這樣會導致大量的測試向量、較長的測試時間和較低的故障覆蓋率。我們可以看到，測試在“自頂向下”的各個環(huán)節(jié)中都有涉及，其與設計緊密集合。然而，隨著電路規(guī)模的增大、觸發(fā)器個數(shù)的增多，如果要實現(xiàn)高覆蓋率的測試，掃描測試的數(shù)據將急劇增加，從而依賴于自動測試儀（ATE）的測試帶來一些問題：（1）龐大的測試數(shù)據量一方面對ATE的存儲容量提出了更高的要求，另一方面也意味著較長的測試時間；（2）盡管掃描向量的測試時間可以通過設計大量的掃描鏈來減少，但由于受實際芯片管腳數(shù)和ATE測試通道數(shù)的限制，可以有ATE直接驅動的內部掃描鏈的條數(shù)是有限的，使得設計的掃描鏈過長，增加了測試時間。在測試一個復雜系統(tǒng)時，通常需要考慮以下三個問題：（1）測試能否確保檢測所有的故障；（2）測試的產生時間是否在整個芯片的開發(fā)過程中是經濟的；（3）測試的執(zhí)行時間是否在整個芯片的開發(fā)過程中是經濟的。DFT設計對電路的修改必須以不改變原始設計的功能為前提，但是由于需要在原始設計中增加必要的硬件邏輯，因此不可避免地會在一定程度上影響系統(tǒng)的面積、性能、功耗等。這種一維的掃描鏈結構在現(xiàn)在集成電路測試中得到了廣泛的應用，但是這種一維掃描鏈結構存在較長測試數(shù)據移入和移出時間的問題，同時因為這種掃描結構在移位過程中寄存器翻轉多會導致功耗過大等問題，人們提出了一些二維掃描結構，例如掃描樹、掃描森林和隨機訪問掃描結構。當掃描鏈移位時，F(xiàn)1和F2直接串連在一起，假設CK1在CK2之前到達，為了保證在同一個移位周期， F1移位后的新值不影響F2的移位操作，必須滿足以下不等式：Tsk [Ts (F2) + T p(F1)]其中，Tsk為這兩個時鐘的時鐘偏移值，Ts(F2)為F2的數(shù)據建立時間，Tp(F1)為F1的傳輸時間（即時鐘到來和輸出端的值更新的時間間隔），這里忽略F1到F2連線上的延遲。（2）每個時鐘域采用一個測試時鐘，對內部時鐘采用旁路的方法。所有這些研究使得測試壓縮逐漸脫離了LBIST的范疇，發(fā)展成為一個獨立的研究方向。根據是否與ATPG過程相結合，測試壓縮方法可以分成兩類。在采用了共享結構的掃描設計中，測試CUT(1)和CUT(2)只需要4個輸入來移入向量；如果不使用共享結構，則需要7個輸入來移入向量。全掃描設計的優(yōu)點在于可以高效地利用自動測試向量產生（Automatic Test Pattern Generation，ATPG）算法，采用組合電路模型，產生高效的測試向量，對門級固定型故障達到很高的故障覆蓋率。在后端的布局布線階段，也要考慮掃描鏈的重新規(guī)劃問題。 1 1 10 0 01 0 11011111111000000000000 0 00 0 01 0 1掃描輸入掃描輸出測試激勵解壓縮：MUX網絡測試響應壓縮：異或門網絡 Adaptive