【正文】 下載成功會有彈出窗口提示。 基于 FPGA的串口通訊電路設(shè)計 30 圖 36串口接收模塊的波形仿真圖 對圖 36 分析看出， UART 接收模塊接收到的數(shù)據(jù)與 UART 發(fā)送模塊發(fā)送的數(shù)據(jù)相一致，每接收到一個數(shù)據(jù)都 有一個讀取數(shù)據(jù)指示 rdsig， UART 的接收模塊的功能得到正確驗證。 end 839。b0。b1。b0。d104: begin idle = 139。 datatemp [3] = rx。 t = t + 839。 rdsig = 139。 // 檢測線路的下降沿 always (posedge clk) begin rxbuf = rx。 module uartrx(clk, rx, dataout, rdsig, dataerror, frameerror)。d0。 idle = 139。 idle = 139。d144: begin tx = presult。d1。b1。 presult = datain[1]^presult。b1) begin case(t) // 產(chǎn)生起始位 839。 reg wrsigbuf, wrsigrise。在原理圖的適當位置放置 clkdiv模塊，并添加輸入輸出模塊，如圖 31 所示，保存原理圖為 。 reg clkout。本設(shè)計在后面提到的 UART 即串口通信控制器），輔助處理器和串行設(shè)備之間通信，設(shè)計人員只需要對其進行配置即可完成下列工作： （ 1） 完成處理器內(nèi)部的并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)化以及外部串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)化。除此之外，字符的位寬、奇偶校驗位、停止位都可以被設(shè)置。在 PC 一般都有兩個串行口（ COM1 和 COM2），其形狀如圖 11 所示，是典型的 9 針 D 形 接口，也稱為DB9。 開發(fā)板硬件配置介紹： （ 1） CycloneII U1 EP2C5T144C8 或者 EP2C8T144C8 （ 2） IIC U5 AT24C04 或者 AT24C02 或者 AT24C01 （ 3） AS U6 EPCS1 或者 EPCS4 基于 FPGA的串口通訊電路設(shè)計 9 （ 4） UART 通用的 MAX232 轉(zhuǎn)換或者 USB— 串口小板 （ 5） PS/2 A； PS/2 B （ 6） 8 個動態(tài)數(shù)碼管 （ 7） 8 個 LED 燈 （ 8） BELL （ 9） LCD12864/LCD1602 接口 （ 10） 4 個獨立按鍵 （ 11） 一個 FPGA 重配置按鍵 （ 12） JTAG AS 下載模式 （ 13） 上電模式：外接 5V DC 電源 （ 14） 50M 有源晶體 （ 15） 8 路數(shù)據(jù)輸入，可以固定的輸入 1（高電平）或者 0（低電平） 本程序用到的 LED 燈管腳分配原理圖如 12 所示， I/O 口分配如下： D30 : PIN6 D31 : PIN6 D32 : PIN70、 D33 : PIN7 D34 : PIN7 D35 : PIN7D36 : PIN7 D37 : PIN60，當 I/O 口為低電平時 LED 點亮。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三基于 FPGA的串口通訊電路設(shè)計 8 方 EDA 工具。 （ 5） 綜合后仿真 綜合后仿真檢查綜合結(jié)果是否和原設(shè)計一致。 （ 3）鏈接邏輯塊的互聯(lián)資源，用于邏輯塊之間，邏輯塊與輸入 /輸出之間的連接。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計者與模 擬器交互的例程集合。這一努力最后獲得成功， Verilog 語言于 1995 年成為 IEEE 標準，稱為 IEEE Std 1364－ 1995。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。s data displayed in the PC39。當然，完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進行描述。 ? Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型 wire 和寄存器數(shù) 據(jù)類型reg。 ? Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 amp。 CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件和FPGA(Field Programmable Gate Array)兩者的功能基本相同，只是實現(xiàn)的原理有些不 同，忽略兩者的區(qū)別時統(tǒng)稱為可編程邏輯器件或者是 CPLD/FPGA。 （ 2） 設(shè)計輸入 設(shè)計輸入有原理圖輸入和硬件描述語言輸入，原理圖輸入比較直觀但不易仿真，但效率很低，且不易維護，不利于模塊構(gòu)造和重用。邏輯分析儀（ Logic Analyzer， LA）是 FPGA設(shè)計的主要調(diào)試工具，但需要引出大量的測試管腳，且 LA價格昂貴。 FPGA 開發(fā)板介紹 本設(shè)計中開發(fā)板采用 Altera 公司 Cyclone II 系列 EP2C5T144C8 或者EP2C8T144C8 芯片而設(shè)計的。 Quartus II 輸入的設(shè)計過程可分為創(chuàng)建工程、輸入文件、項目編譯、項目校驗和編程下載等幾個步驟。這是因為收、發(fā)數(shù)據(jù)是時分的，二者不會同時傳輸 [10]。每個數(shù)據(jù)有 16 個時鐘采樣，LSB 字符 2 P SP st 起始位（ start） 奇偶位（ parity） 停止位（ stop） st 字符間隔 MSB 基于 FPGA的串口通訊電路設(shè)計 15 取中間采樣值，以保證采樣不會滑碼或誤碼。 波特率發(fā)生器模塊的 Verilog HDL 實現(xiàn) 波特率發(fā)生器實際上是一個分頻器，從給定的系統(tǒng)時 鐘頻率得到要求的波特率。b0。 // UART 時鐘 input clk。amp。 presult = datain[0]^paritymode。b1。d1。d128: begin tx = datain[7]。 idle = 139。 基于 FPGA的串口通訊電路設(shè)計 22 t = 0。 reg wrsig。編譯工程文件，編譯無誤后單擊 Processing – Generate Functional Simulation Netlist，產(chǎn)生功能仿真網(wǎng)表。 reg rdsig, dataerror。b0。 rdsig = 139。 t = t + 839。 datatemp [4] = rx。d120: begin idle = 139。b0。b1 == rx) frameerror = 139。 end 839。b0。 還要求用 PC 發(fā)送數(shù)據(jù)的 ASCII 碼來驅(qū)動電路板的 8 個 LED 燈，通過檢測 LED 燈的亮滅來判斷發(fā)送數(shù)據(jù)的 ASCII 碼是否正確，并觀察串口調(diào)試助手上基于 FPGA的串口通訊電路設(shè)計 32 接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)是否一致。 基于 FPGA的串口通訊電路設(shè)計 36 圖 48 串口調(diào)試助手配置圖 圖 49 發(fā)送字母“ b”的 LED亮滅圖 清空發(fā)送框里的數(shù)據(jù)，輸入字母“ bcdefga”，點擊手動發(fā)送按鈕，可以在串口調(diào)試助手的接收數(shù)據(jù)框里看到字母“ 。 圖 41本設(shè)計用到的 FPGA開發(fā)板 板級調(diào)試說明 板級調(diào)試場景由 PC 主機和基于 ALTERA 公司的 Cyclone II EP2C5T144 芯片的 FPGA 開發(fā)板， PC 和 FPGA 開發(fā)板通過 DB9 串口連接線連接，并接好下載線 [19]。b0。 rdsig = 139。b1。d1。b0。d88: begin idle = 139。 datatemp [2] = rx。 t = t + 839。 end // 數(shù)據(jù)接收完成 else if(t == 839。 reg[7:0] dataout。在原理圖的適當位置放置 testuart 模塊和 uart 模塊，并添加輸入輸出模塊，如圖33 所示，保存原理圖為 。 output wrsig。 idle = 139。d160: begin tx = 139。d1。b1。 presult = datain[2]^presult。 end // 發(fā)送第 0 位數(shù)據(jù) 839。 wrsig。 本設(shè)計中的發(fā)送模塊的代碼如下所列，代碼即附錄 2 中 文件。 end else if(t == 1639。開發(fā)板上接收到數(shù)據(jù)后將數(shù)據(jù)通過串口數(shù)據(jù)線發(fā)送回 PC 的串口調(diào)試助手上并顯示在數(shù)據(jù)接收框中。 由于 UART 是異步傳輸，沒有傳輸同步時鐘。 通常 DB25 也可以像 DB9 那樣使用，但是它們的針號和針孔之間的連接關(guān)系是不一樣的，下面給出常用的 25 針 DB25 和 DB9 的對照表以及管腳說明 [9]，如表 11 所示。含有工作組計算、集成邏輯分析儀、EDA 工具集成、多過程支持、增強重編譯和 IP 集成等特性。無論是使用個人電腦、 NUIX或 Linux 工作站， Quartus II 都提供了方便設(shè)計、快速編譯處理以及編程功能。 （ 9） 芯片編程與調(diào)試 設(shè)計的最后一步就是芯片編程與調(diào)試。硬件包括 FPGA芯片電路、存儲器、輸入輸出接口電路以及其他設(shè)備，軟件即 是相應(yīng)的 VHDL程序和 Verilog HDL程序。邏輯器件又分為固定邏輯和可編程邏輯，固定邏輯是器件復(fù)雜性不同，從設(shè)計、原型到最終生產(chǎn)，當應(yīng)用 發(fā)生變化時就要從頭設(shè)計，可編程邏輯器件較固定的優(yōu)點就在于當應(yīng)用發(fā)生變化和器件工作不合適時不用從頭設(shè)計，直接從新編寫邏輯器件后就可以了，這樣就節(jié)省了前期的開發(fā)費用和周期。 ? 能夠使用門和模塊實例化語句在結(jié)構(gòu)級進行結(jié)構(gòu)描述。 ? 可采用三種不同方式或混合方式對設(shè)計建模。 Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。本設(shè)計還使用 基于 ALTERA公司的 Cyclone II EP2C5T144 芯片的 FPGA 開發(fā)板 ，在 FPGA 開發(fā)板上 實現(xiàn)和PC 通過串口調(diào)試軟件完成雙向通信，不僅要求將開發(fā)板的數(shù)據(jù)顯示在 PC 的串口調(diào)試助手軟件上，還要求用 PC 發(fā)送數(shù)據(jù)的 ASCII 碼來驅(qū)動電路的 8 個 LED燈，驗證用 FPGA 實現(xiàn)串行通信的可行性。所有這些都使用同一種建模語言。下面列出的是 Verilog HDL 硬件描述語言的主要能力： ? 基本邏輯門，例如 and、 or 和 nand 等都內(nèi)置在語言中。 ? 能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計完整建模。在修改和升級時，不需額外地改變 PCB 電路板，只是在計算機上修改和更新程序，使硬件設(shè)計工作成為軟 件開發(fā)工作，縮短了系統(tǒng)設(shè)計的周期，提高了實現(xiàn)的靈活性并降低了成本 [4]。 （ 2）高集成性 FPGA 可根據(jù)用戶的需求在內(nèi)部嵌入硬 /軟 IP 核，以實現(xiàn)不同的而要求而且采用 SOPC 技術(shù)也可節(jié)省目標硬件的面積。但這一步驟不能估計線延時，因此和布線后的實際情況還有一定的差距，并不十分準確。 Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境，由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。 圖 13 串口接口的 I/O口分配 開發(fā)板上沒有用的 I/O 都接了出來，具體請 看學習板上的標示，板上更清楚。 圖 21 串口的物理形狀示意圖 串口主要用于網(wǎng)管控制或主業(yè)務(wù)數(shù)據(jù)的傳輸，支持數(shù)據(jù)的雙向傳輸，速率9600115200bps，即可以完成和 PC 的通信，也可以完成與帶有標準串口的外設(shè)相連，其典型的連接方式如圖 12 所示。每秒傳輸?shù)谋忍財?shù)也被稱為二進制波特率，即位周期的倒數(shù)，簡稱為比特率，用于衡量 RS232 的傳輸速率。 （ 3） 完成數(shù)據(jù)傳輸和停止位的檢測，并從中提取符號數(shù)據(jù)。 // 分頻進程 always (posedge clk) 基于 FPGA的串口通訊電路設(shè)計 17 begin if(t == 1639。新建波形仿真文件，加入輸入輸出信號，設(shè)置系統(tǒng)時鐘信號 clk 的周期為 20ns，保存波形文件為 ，單擊 按鈕進行分頻器的波形仿真，波形仿真圖形如圖 32 所示。 // 計數(shù)器 reg[7:0] t。b0。b1。d1。d112: begin tx = datain[6]。 idle = 139。 t = t + 839。 end end endmodule 在 Quartus II 軟件當前工程窗口打開 文件，單擊 File — Create/Update — Create Symbol Files for Current File 命令，為 文件生成原理圖模塊。b0。 基于 FPGA的串口通訊電路設(shè)計 25 // UART 數(shù)據(jù)輸入