【正文】 參 考 文 獻(xiàn)[1] ：電子科技大學(xué),2007[2] 韓曉泉. 高速數(shù)據(jù)采集系統(tǒng). 碩士學(xué)位論文. 西北工業(yè)大學(xué), 2003[3] [M].北京：高等教育出版社,2002 [4] 李超,王虹現(xiàn), 存儲系統(tǒng)設(shè)計[J].火控雷達(dá)技術(shù),2007,36:1～2[5] 侯孝民，2001，9[6] 徐光輝，程東旭， ：電子工業(yè)出版社，2006 [7] 田耘, FPGA ：清華大學(xué)出版社，2008[8] SpartanII FPGA Data Sheet[J].Xilinx (9),15[9] 劉強．MAXIM熱門集成電路使用手冊．北京；人民郵電出版社，1997，9：7090[10] 周軍，張光烈，,29(5)[11] CY7C68013特點與應(yīng)用單片機與嵌入式系統(tǒng)應(yīng)用 [12] 王曉寧，34(6):50一53[13] 趙慧,[M]. 北京:機械工業(yè)出版社,2007[14] ，DigtalSystemsPrineiPlesandAPPlieations，PublishingHouseofEleetronicsIndustry，2003，17590[15] 袁偉群，栗保明，顧金良，. 2003，:7073.致 謝經(jīng)過半年的忙碌和工作，本次畢業(yè)設(shè)計已經(jīng)接近尾聲，作為一個本科生的畢業(yè)設(shè)計，由于經(jīng)驗的匱乏，難免有許多考慮不周全的地方，如果沒有導(dǎo)師的督促指導(dǎo)以及一起工作的同學(xué)們的支持，想要完成這個設(shè)計是難以想象的。 when swr109 = if rb_delays=00000 then s_state = swr110。 when swr105 = f_we = 39。 rb_delays =11111。039。 when swr10 = f_we = 39。 when swr6= f_we = 39。 when swr3 = f_we = 39。 else count1 = count1 + 1。139。 end if。039。then neibu_rxrdy= 39。 end if。 elsif t = 83 then tmp_data(4)= rx。end process。 end if。 signal tmp_data : std_logic_vector(7 downto 0)。 附錄A 系統(tǒng)原理圖附錄B 部分程序以下均省略了對庫的定義library IEEE。：首先進行程序初始化設(shè)置，然后進行塊擦除，塊擦除結(jié)束判斷是否成功，若擦除不成功則此塊為無效塊，并在此無效塊的第1頁和第2頁的第2048個字節(jié)寫入0X00，表示此塊為無效塊，接著塊地址遞增，進行下一塊的擦除，整個過程如此循環(huán)，直到檢測完最后一塊為止。139。139。139。 signal rstt : std_logic_vector(17 downto 0):=000000000000000000。 UART串行數(shù)據(jù)格式系統(tǒng)接收的外部數(shù)字量數(shù)據(jù)，由于傳輸距離較遠(yuǎn)，很容易引進各種干擾信號:系統(tǒng)內(nèi)部的一些關(guān)鍵信號，不可避免會受到雜波的干擾，導(dǎo)致一些信號會出現(xiàn)干擾、噪聲[14]。（1）布局設(shè)計考慮到本設(shè)計中元器件比較多，所以我按照以下方法進行布局。下圖是本模塊中FPGA的VCCINT引腳與VCCO引腳的去耦接法。當(dāng)EN腳連接到一個低電平時該器件開始工作。另外因為這是一個FIFO(先入先出)存儲器，所以沒有絕對地址的概念，只有讀指針和寫指針的相對位置。I/，具有與通用5V數(shù)字電路直接連接的能力。2 系統(tǒng)總體設(shè)計F P G A控制單元U SB接口電路計算機FLASH存儲器數(shù)字信號源422接口 系統(tǒng)整體結(jié)構(gòu)圖。隨著應(yīng)用領(lǐng)域的不斷深入，信號分辨率、采樣率，數(shù)據(jù)存儲容量，存儲時間等要求都大幅提升，設(shè)備可靠性和實時性要求也越來越高，因此高精度、高可靠性的大容量數(shù)據(jù)采集存儲系統(tǒng)就顯得尤為重要，而且抗沖擊干擾能力、可擴展性及可移植性等方面因素都必須嚴(yán)格考慮處理[34]。FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。電路的整個時序由邏輯控制模塊協(xié)調(diào)控制。集成片內(nèi)包含1個驅(qū)動器和1個接收器．適合于RS485及RS422通信標(biāo)準(zhǔn)。此時的寫禁止由內(nèi)部控制。本系統(tǒng)采用40MHz的晶體振蕩器產(chǎn)生時鐘信號。電阻R是根據(jù)傳輸距離與介質(zhì)而加入的接收匹配阻抗，可有效減少信號反射與衰減。所以在元器件位置確定后，應(yīng)該先完成它們的布線，盡可能做到成組、平行分布，同時應(yīng)盡可能的短，之后再進行各種控制信號的布線。延時比較法的思想就是N個系統(tǒng)時鐘周期內(nèi)讀取的數(shù)據(jù)相同時我們認(rèn)為收到了一個穩(wěn)定的數(shù)據(jù)，否則認(rèn)為是過渡態(tài)，予以消除。 elsif fosc39。039。 count = 00。) then dout = 39。 采集的遞增數(shù)據(jù)當(dāng)信號源發(fā)出一組遞減的數(shù)字量信號時。 rx : in std_logic。139。 elsif (mclkx16=39。139。 elsif t = 129 then data = tmp_data。139。 end if。 elsif t = 162 then rxrdy= 39。 if jl(0)=39。2. 數(shù)字信號分頻部分entity fp22 is port( clk : in std_logic。 end rtl。 when swr4 = f_we = 39。 when swr7 = f_we = 39。 s_state = szde9。 when szde12 = s_state = swr15。 e_t = 00000000000000000。 when swr106 = f_we = 39。 s_state = swr111。 其次要感謝胡肖斌師兄以及1217的所有師兄師姐對我無私的幫助，特別是在軟件方面，正因為如此我才能順利的完成設(shè)計。 擦除成功 s_state = swr21。139。 end if。 when swr16 = f_we = 39。 when szde11 = s_state = swr13。 when swr9 = f_we = 39。139。 when swr71 = s_state = swr2。 begin process (clk) begin if (clk39。 else rxrdy= 39。139。 6F if jl(0)=39。 end if。139。) and (mclkx1639。 elsif flag = 39。 elsif rx = 39。 neibu_data : out std_logic_vector(7 downto 0) )。但由于經(jīng)驗較少，在設(shè)計中還是遇到了不少問題，如由于外電路的干擾，電路不穩(wěn)定等因素，導(dǎo)致采集到的波形稍有嚴(yán)重。 end if。039。139。 end if。 lclk : in std_logic。4 系統(tǒng)軟件設(shè)計 該系統(tǒng)的軟件設(shè)計主要指FPGA軟件設(shè)計。其次，在完成電路圖的繪制后，進行電氣規(guī)則檢查（ERC）是一項非常重要的工作。在該模式下，F(xiàn)PGA產(chǎn)生配置時鐘CCLK驅(qū)動外部串行PROM，F(xiàn)PGA將PROM中數(shù)據(jù)讀入片內(nèi)編程RAM