【正文】 當(dāng)然，我們?cè)谇叭说幕A(chǔ)上向前走了一步，無(wú)論是原器件的選擇，還是程序的設(shè)計(jì)，我們做的比他們復(fù)雜，這并不是簡(jiǎn)單意義上的重復(fù)，而是消化吸收和創(chuàng)新。測(cè)低頻時(shí)，用 1S 或10S 作門(mén)控時(shí)間，尤其在測(cè)低于 1HZ 的低頻時(shí)，至少要選擇 10S 的門(mén)控時(shí)間，才能使被測(cè)信號(hào)計(jì)數(shù)一個(gè)以上的脈沖。 測(cè)頻子程序 圖 為測(cè)頻子程序流程圖 ： 圖 測(cè)頻子程序流程圖 Y 開(kāi)始 計(jì)數(shù)并將結(jié)果轉(zhuǎn)換為 BCD 碼 讀入計(jì)數(shù)結(jié)果 關(guān)預(yù)置門(mén) 開(kāi)預(yù)置門(mén) 讀預(yù)置門(mén)時(shí)間 值 清計(jì)數(shù)器 定時(shí)時(shí)間到？ 讀結(jié)束標(biāo)志位結(jié)束？ 返回 N Y N 畢業(yè)設(shè)計(jì) (論文 ) 28 當(dāng)開(kāi)始鍵按下后，單片機(jī)轉(zhuǎn)到測(cè)頻子程序，執(zhí)行測(cè)頻功能。 ELSIF xclk39。 THEN dc_count=(OTHERS=39。 畢業(yè)設(shè)計(jì) (論文 ) 24 bzcounter:PROCESS(bclk,clr,gate) 標(biāo)準(zhǔn)頻率計(jì)數(shù)器進(jìn)程 BEGIN IF clr = 39。 標(biāo)準(zhǔn)頻率（ 40MHz）時(shí)鐘信號(hào) xclk:IN STD_LOGIC。下一步是把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，即進(jìn)行邏輯設(shè)計(jì)。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能對(duì)電路板進(jìn)行設(shè)計(jì)，通過(guò)設(shè)計(jì)電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能。 Quartus II 設(shè)計(jì)工具完全支持VHDL, Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL, Verilog 邏輯綜合器。被讀出的四組8 位數(shù)據(jù)通過(guò) AT89C51 的 SS0, SS1 地址編碼選擇。 畢業(yè)設(shè)計(jì) (論文 ) 16 P1 口： P1 口是一個(gè)內(nèi)部提供上拉電阻的 8 位雙向 I/O 口， P1 口緩沖器能接收輸出4TTL 門(mén)電流。 74F14 施密特觸發(fā)器對(duì)放大器得輸出信號(hào)進(jìn)行整形，使之稱(chēng)為矩形脈沖。 8 位 8 段 LED 采用共陽(yáng)極接法，顯示方式為靜態(tài)顯示，靜態(tài)顯示方式顯示亮度較高，而且顯示狀態(tài)穩(wěn)定。 畢業(yè)設(shè)計(jì) (論文 ) 8 圖 EPM7128SLC8415 結(jié)構(gòu)框圖 CPLD 測(cè)頻模塊的邏輯設(shè)計(jì) 本設(shè)計(jì)頻率測(cè)量方法的主要測(cè) 量控制框圖如圖 所示。 在基礎(chǔ)理論和專(zhuān)業(yè)技術(shù)基礎(chǔ)上，通過(guò)對(duì)數(shù)字頻率計(jì)的設(shè)計(jì)，用十進(jìn)制數(shù)字來(lái)顯示被測(cè)信號(hào)頻率的測(cè)量裝置。頻率信號(hào)抗干擾性強(qiáng)、易于傳輸 ,可以獲得較高的測(cè)量精度。單片機(jī)的軟件采用匯編語(yǔ)言編寫(xiě)， CPLD 的各種功能塊用 VHDL 語(yǔ)言描述實(shí)現(xiàn)。 關(guān)鍵詞： 單片機(jī) ， CPLD， 頻率計(jì) ， 測(cè)頻 ， 等精度 畢業(yè)設(shè)計(jì) (論文 ) II THE DESIGN OF FREQUENCY MEASUREMENT BASED ON CPLD Abstract The reach pape rmainly discusses the design process of equalaccuracy frequency meter that uses CPLD to count the frequency measurement and frequency meter is also controled by single chip puter. The frequency meter makes use of equalaccuracy design that can overe the disadvantage of traditional measuring principle, which precision declines as measured signal frequency does. The equalaccuracy measurement not only has higher measuring precision, but also can keep invariable measuring precision in whole area of frequency meter uses CPLD to realize the measuring count of frequency. Single chip puter pletes the test control、 data processing and display output of the system. This essay discusses the pose of hardware circuit and software control flow of single chip puter in detail. Hardware circuit includes key control module、 display module, plastic module of input signal、 single chip puter control module and CPLD main control frequency meter adopts single chip puter AT89C51 of Atmel pany and EPM7128SLC8415 of Altera pany. Key control module has 1 function key and 3 time selection key. A chip 74LS165 pletes the key value input. Display module uses eight 74LS165s to realize the serial display of LED. First, the measuring signal amplitude is limited. Second, the single is amplified by two class direct coupling amplifier. Finally, the signal inputs CPLD after it is trimed by Smitter trigger. Standard frequency is 40MHz. Software program of single chip puter is writed by assembly language. Some of software program is corresponded to every hardware part, the others includ data count and transform . Ke y Words： SCM。其中硬件電路包括鍵控制模塊、顯示模塊、輸入信號(hào)整形模塊以 及單片機(jī)和 CPLD 主控模塊?？梢钥焖俣行У闹匦戮幊蹋⒈ＷC可編程擦除 100 次。主要參數(shù)： （ 1）測(cè)頻范圍為 0－ 100MHz。 本測(cè)頻系統(tǒng)的設(shè)計(jì)揚(yáng)棄了傳統(tǒng)的自下而上的數(shù)字電路設(shè)計(jì)方法，采用先進(jìn)的 EDA技術(shù)及自上而下的設(shè)計(jì)，把資源豐富、控制靈活及良好人機(jī)對(duì)話(huà)功能的單片機(jī)和具有內(nèi)部結(jié)構(gòu)重組、現(xiàn)場(chǎng)可編程的 CPLD芯片完美的結(jié)合起來(lái)，實(shí)現(xiàn)了對(duì) 0－ 100MHz信號(hào)頻率的等精度測(cè)量。該測(cè)頻系統(tǒng)選用的 CPLD 器件是 ALTERA 公司所生產(chǎn)的 MAX7000 系列中的 EPM7128SLC8415。 4 鍵分別為 開(kāi)始功能鍵和 秒、 1 秒、 10秒三個(gè)時(shí)間鍵。 CRL （第 9 腳）為復(fù)位端，當(dāng) CRL =0 時(shí)，移位寄存器各位復(fù) 0，只有當(dāng) CRL =1 時(shí)，時(shí)鐘脈沖才起作用。 圖中用一個(gè)發(fā)光二極管來(lái)檢測(cè)電源電路是否通電，同時(shí)還可作為電源電路是否出現(xiàn)故障的標(biāo)志，當(dāng) LED 亮則完好，否則電源電路可能未上電或出現(xiàn)錯(cuò)誤，起到一個(gè)很好的自動(dòng)電源檢測(cè)功能。當(dāng) P1 口的管腳第一次寫(xiě) 1 時(shí)，被定義為高阻輸入。 單片機(jī)控制電路 單片機(jī)測(cè)頻控制電路如圖 所示，由單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出， CPLD 完成各種測(cè)試功能。 Quartus II 在 21 世紀(jì)初推出，是 Altera 前一代 FPGA/CPLD 集成開(kāi)發(fā)環(huán)境 MAX 十 plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。例如各類(lèi)片上存儲(chǔ)器、 DSP 模塊、 LVDS 驅(qū)動(dòng)器、 PLL 以及 SERDES 和 DDIO 電路模塊等。 圖 所示為電子系統(tǒng)的兩種不同設(shè)計(jì)方法的步驟： 圖 “自頂向下” 與 “自底向上”設(shè)計(jì)方法的步驟 畢業(yè)設(shè)計(jì) (論文 ) 22 在“自頂向下”的設(shè)計(jì)中，首先需要進(jìn)行行為設(shè)計(jì)，確定該電子系統(tǒng)或 VLSI 芯片的功能、性能及允許的芯片面積和成本等。 USE 。 被測(cè)頻率信號(hào)計(jì)數(shù)器值 （高 16位） WHEN OTHERS=NULL。 END PROCESS。139。那么讀入開(kāi)始鍵之后馬上跳轉(zhuǎn)到測(cè)頻子程序，測(cè)頻子程序先置測(cè)頻控制位 CLR(),將 CPLD內(nèi)的計(jì) 數(shù)器清零，然后通過(guò)健盤(pán)將頂置門(mén)的時(shí)間值讀入單片機(jī)，打開(kāi)預(yù)置門(mén)進(jìn)行測(cè)頻計(jì)數(shù)，等預(yù)置門(mén)時(shí)間到后，關(guān)斷預(yù)置門(mén)， CPLD 關(guān)斷預(yù)置門(mén)后將給單片機(jī)一個(gè)結(jié)束信號(hào)，單片機(jī)讀到結(jié)束信號(hào)后，通過(guò)置 [SS1,SS0」的四個(gè)狀態(tài)，分四 次 將測(cè)頻結(jié)果的 32 位數(shù)據(jù)讀入單片機(jī)，計(jì)算后將結(jié)果轉(zhuǎn)換為 BCD 碼送 LED 顯示輸出。 時(shí)間值輸入子程序 鍵盤(pán)設(shè)有三個(gè)時(shí)間值鍵，分別為 ,1s 和 10S，來(lái)控制預(yù)置門(mén)的開(kāi)關(guān)時(shí)間。 按照等精度測(cè)頻原理 的 分析，其測(cè)頻相對(duì)誤差為 |﹠ |=△ Fxe/Fxe≤ 1/Ns,即使在門(mén)寬時(shí)間為 時(shí)，其相對(duì)誤差也在百萬(wàn)分之一，而現(xiàn)有條件無(wú)法提供精度在千萬(wàn)分之一以上的被測(cè)頻率。 三個(gè)月的時(shí)間很短，我們的能力也有限，很可能我們的設(shè)計(jì)存在這樣或那樣的不足，希望各位多多批評(píng) 指 正。 誤差分析 由第一部分所述的測(cè)量原理可知，本系統(tǒng)的測(cè)頻公式為 ()： Fx=(Fs/Ns)*Nx () 其誤差分析如下 : 設(shè)所測(cè)頻率值為 Fx，其真實(shí)值為 Fxe，標(biāo)準(zhǔn)頻率為 Fs。顯示的數(shù)據(jù)存放在從 30H開(kāi)始的 RAM單元中。 THEN dc_ena=gate。 ELSIF xclk39。039。數(shù)據(jù)讀出控制 clr:IN STD_LOGIC。最后是進(jìn)行版圖設(shè)計(jì)，即將電路圖轉(zhuǎn)化成版圖。這樣不僅可以通過(guò)芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度，從而有效的增強(qiáng)了沒(méi)計(jì)的靈活性，提高了工作效率。此外， Quartus II 與 MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基于 FPGA 的DSP 系統(tǒng)開(kāi)發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具。 GATE：為預(yù)置門(mén)閘，門(mén)寬可通過(guò)鍵盤(pán)由單片機(jī)控制， STROBE=1 時(shí)預(yù)置門(mén)打開(kāi)；GATE =0 時(shí)，預(yù)置門(mén)關(guān)閉。 P2 口： P2 口為一個(gè)內(nèi)部上拉電阻的 8 位雙向 I/O 口， P2 口緩沖器可接收，輸出 4個(gè) TTL 門(mén)電流，當(dāng) P2 口被寫(xiě) “1”時(shí)，其管腳被內(nèi)部上拉電阻拉高，且作為輸入。 畢業(yè)設(shè)計(jì) (論文 ) 14 圖 被測(cè)信號(hào)整形電路 單片機(jī)主控模塊 AT89C51 單片機(jī)性能 單片機(jī)簡(jiǎn)介 圖 的引腳排列圖 AT89C51 是一種帶 4K 字節(jié)閃爍可編程可擦除 只讀存儲(chǔ)器 （ FPEROM—Falsh Programmable and Erasable Read Only Memory）的低電壓，高性能 CMOS8 位微處理器，畢業(yè)設(shè)計(jì) (論文 ) 15 俗稱(chēng) 單 片機(jī) 。 電源模塊 整個(gè)電路的供電電源如圖 所示， 220V 交流電經(jīng)變壓、整流、濾波后，由一片7805 三端穩(wěn)壓器向系統(tǒng)提供 +5V電壓信號(hào)。 P3. 1 為串行移位時(shí)鐘線(xiàn)。 圖 中 BZ＿ Counter 和 DC＿ Counter 是 2 個(gè)可控的 32 b 高速計(jì)數(shù)器， BZ＿ ENA和 DC＿ ENA 分別是他們的計(jì)數(shù)允許信號(hào)端，高電平有效。單片機(jī)對(duì)整個(gè)測(cè)試系統(tǒng)進(jìn)行 控制，包括對(duì)鍵盤(pán)信號(hào)的讀入與處理；對(duì) CPLD測(cè)量過(guò)程的控制、測(cè)量結(jié)果數(shù)據(jù)的處理；最后將測(cè)量結(jié)果送 LED顯示輸出。我們研制的頻率計(jì)以 89C51單片機(jī)為核心，具有性能優(yōu)良，精度高，可靠性好等特點(diǎn)。 畢業(yè)設(shè)計(jì) (論文 ) 2 第二章 測(cè)量原理及其設(shè)計(jì)內(nèi)容 測(cè)量原理 頻率測(cè)量原理框圖如圖 圖 傳統(tǒng)測(cè)頻原理框圖 按照頻率的定即單位時(shí)間內(nèi)周期信號(hào)的發(fā)生次數(shù)，圖中晶振提供了測(cè)量的時(shí)間基準(zhǔn)，分頻后通過(guò)控制電路去開(kāi)啟與關(guān)閉時(shí)間閘門(mén)。以往的測(cè)頻儀都是在低頻段利用測(cè)周的方法、高頻段用測(cè)頻的方法，其精度往往會(huì)隨著被測(cè)頻率的下降而下降。該頻率計(jì)利用 CPLD 來(lái)實(shí)現(xiàn)頻率的測(cè)量計(jì)數(shù)。是一款性?xún)r(jià)比較高的單片機(jī)。 當(dāng)方波預(yù)置門(mén)控信號(hào)由低變?yōu)楦唠娖綍r(shí)，經(jīng)整形后的被測(cè)信號(hào)上升沿啟動(dòng) D 觸發(fā)器，由 D 觸發(fā)器的 Q 端同時(shí)啟動(dòng)可控計(jì)數(shù)器 CNT1 和 CNT2 同時(shí)計(jì)數(shù)，當(dāng)預(yù)置門(mén)為低電平時(shí)，隨后而至的被測(cè)信號(hào)使可控計(jì)數(shù)器同時(shí)關(guān)閉。為了提高測(cè)量