【正文】 技術(shù) 所謂流水線操作，就是取指令和執(zhí)行指令可以同時進(jìn)行，從而減少 指令的執(zhí)行時間，進(jìn)一步增強(qiáng)處理器的數(shù)據(jù)處理能力。采用線性匯編語言編程，程序效率可以達(dá)到標(biāo)準(zhǔn)匯編程序效率 的 95%— 100%。伴隨著頻繁的數(shù)據(jù)訪問，數(shù)據(jù)地址的計算時間也線性增長，有時計算地址的時間比實際的算術(shù)操作還長。 TI 宣稱到 20xx 年，其 DSP 的處理能力可以達(dá)到3 10E6 兆條指令 /s。 CSSU 單元概述 比較、 選擇和存儲單元是 TMS320C54X 器件專門為 Viterbi 算法設(shè)計的加法、比較、選擇（ ACS）操作的硬件單元。如此可以利用優(yōu)化的片內(nèi)硬件促進(jìn) Viterbi 的蝶形運(yùn)算。 N 表示約束長度 ,代表編碼后的 n 位碼元不僅與當(dāng)前輸入碼段有關(guān) , 而且與前面 N1 個輸入碼段的信息有關(guān)。 本文采用了的譯碼方式是概率譯碼 —— Viterbi 譯碼，衡量概率譯碼糾錯能力是用自由距離 df 來描述。通過卷積碼的幾何描述表示，可以非常清楚和直觀地觀察編碼和解碼的過程。概率譯碼（又稱最大似然譯碼）則是基于信道的統(tǒng)計特性和卷積碼的特點進(jìn)行計算。 當(dāng)給定接收序列 R 時，譯碼器的條件譯碼錯誤概率定義為 39。一個譯碼器0 1 起始狀態(tài) 00 00 10 00 10 01 11 00 10 01 11 00 10 01 11 圖 33 卷積碼樹狀圖 畢業(yè)設(shè)計（論文） 第 12 頁 共 52 頁 的譯碼規(guī)則若能在碼字 C 中選擇某一個 iC 使上式最大，則這種譯碼規(guī)則稱為最大似然譯碼。但在 L 時間單位后，網(wǎng)格圖上的狀態(tài)數(shù)目減少，幸存路徑也相應(yīng)減少。每種狀態(tài)只有兩條路徑到達(dá)。則可以任意保留一條。圖中粗線路徑時漢明距離最?。ǖ扔?1）的路徑。 Viterbi 在衛(wèi)星和深空通信中有廣泛的應(yīng)用。信息位輸入到移位寄存器中，經(jīng)過抽頭的提取，采用模 2 和的方式產(chǎn)生輸出。然后，再 將 c0 和 c1 合一個兩位數(shù) c0 c1，即所要求的輸出。 其中 卷積碼編碼 程序的重點就是理解 A 累加器與 B 累加器的特點位的異或操作。a==b0xorb1xorb2xorb3xorb5xorb7 xor b,8,a 。 將狀態(tài)左移 1 位，最低位依次放 入 0、 1，那么 c0 就 是狀態(tài)的 0， 1， 2， 3， 5， 7， 8 位求異或而得到， c1是 狀態(tài) 的 0， 2， 3， 4， 8 位求異或而得到 。其中分支輸入表示輸入碼，分支輸出表示分支輸入碼在初始狀態(tài)下通過（ 2,1,9）卷積編碼器得到的輸出碼。a1 放 c0 (2,1,9)的程序仿真 圖 42 是用 CCS 卷積碼編碼器的 96bit 的輸入信息， w 空間的數(shù)據(jù) 圖 42 編碼輸入 經(jīng)過程序正確運(yùn)行后，我們可以得到 192bit 的輸出數(shù)據(jù)即 wa 空間的數(shù)據(jù) 圖 43 編碼輸出 Wa 空間的數(shù)據(jù)就是 w 空間的數(shù)據(jù)經(jīng)過（ 2,1,9）卷積后得到的卷積碼。 ld *ar2,a 。所以要在數(shù)據(jù)區(qū)開一個 96 字的空間 w 用來接受輸入數(shù)據(jù)序列，并要開一個 192字的空間 wa 來存儲輸出。編碼過程中用到的輸入位數(shù)稱為約束長度，它的值等于延遲單元的數(shù)目加上 1。 本章小結(jié) 本章 簡要介紹了卷積碼的概念、表示方法和譯碼。若把這三個“ 0”仍然看作是信息位，則可以按 畢業(yè)設(shè)計（論文） 第 14 頁 共 52 頁 照上面的算法 繼續(xù)解碼。 表 31 維特比算法解碼第一步運(yùn)算結(jié)果 序號 路徑 對應(yīng)序列 距離 幸存否 序號 路徑 對應(yīng)序列 距離 幸存否 1 aaaa 00 00 00 3 否 5 aabc 00 11 10 6 否 2 abca 11 10 11 2 是 6 abdc 11 01 01 1 是 3 aaab 00 00 11 3 否 7 aabd 00 11 01 4 否 4 abcb 11 10 00 2 是 8 abdd 11 01 10 3 是 第二步將繼續(xù)考察接收序列中的后繼 2 位“ 00”?，F(xiàn)在比較網(wǎng)格圖中的這 8 條路徑和接收序列間的漢明距離。這條路徑就是要找的最大似然函數(shù)的路徑，也就是譯碼輸出序列。 Viterbi 譯碼算法并不是在網(wǎng)格上一次比較所有可能的 2kL 條路徑（序列），而是接收一段，計算、比較、選擇一段最可能的碼段（分支），從而達(dá)到整個碼序列是一個由最大似然函數(shù)的序列。( / )P C C R? 最 小，亦即使 39。當(dāng)碼 的約束長度較短時，它比 序列 譯碼算法的效率更高，速度更快，目前得到廣泛的應(yīng)用。按時間展開，對應(yīng)每個狀態(tài)值指出去的上支路（實線）表示最新輸入數(shù)據(jù)為 0，下支路（虛線）表示最新輸入數(shù)據(jù)為 1，則 編碼過程的網(wǎng)狀圖如圖 32 所示。 D D D D D D D D 信息比特 （輸入） c0 編碼輸出 c1 編碼輸出 畢業(yè)設(shè)計（論文） 第 10 頁 共 52 頁 卷積碼的表示方法 卷積編碼可以用生成多項式表示， 如果我們將參與異或的位設(shè)為 1，不參與異或的位設(shè)為 0，那么對應(yīng)于 c0 可以得到一個二進(jìn)制碼字 111101011，對應(yīng)于 c1可以得到一個二進(jìn)制碼字 101110001。卷積碼的糾錯能力隨著 N 的增加而增 大 ,而差錯率則隨著 N 的增加呈指數(shù)下降 [17]。它有兩種工作模式，一是軟件仿真器，即脫離 DSP 芯片，在 PC 上模擬DSP 指令集與工作機(jī)制，主要用于前期算法和調(diào)試；二是硬件開發(fā)板相結(jié)合在線編程，即實時運(yùn)行在 DSP 芯片上，可以在線編制和調(diào)試應(yīng)用程序。 CSSU 支持信道譯碼器所用的各種 Viterbi 算法。通用微處理器的特點是程序一般都很大，片內(nèi)存儲器不會給處理器性能帶來明顯改善。 DSP 通常都有支持地址計算的算術(shù)單元 —— 地址產(chǎn)生器。 (4) 采用硬件乘法器 一般計算機(jī)沒有硬件乘法器，它的算術(shù)邏輯單元只能完成兩個操作數(shù)的加、減和邏輯運(yùn)算，而乘法和除法時由加法和 移 位來實現(xiàn)，因此在一般的計算機(jī)上實現(xiàn)乘法和除法很費(fèi)時間。流水線技術(shù)使兩個或者更多的不同操作可以重疊執(zhí)行。對于乘法或者加法等運(yùn)算，一條指令 畢業(yè)設(shè)計（論文） 第 6 頁 共 52 頁 要從存儲器中取兩個操作數(shù)，多套數(shù)據(jù)總線就使得兩個操作數(shù)可以同時取得。由于對數(shù)據(jù)和程序進(jìn)行分別讀寫，取指令和存取操作數(shù)必須共享內(nèi)部總線，因此微處理器在執(zhí)行指令時只能串行執(zhí)行，執(zhí)行速 度慢，數(shù)據(jù)吞吐量低。該芯片采用改善的哈佛結(jié)構(gòu)，擁有優(yōu)化的 CPU、 1 條數(shù)據(jù)總線、 3 條數(shù)據(jù)總線和 4 條地址總線，因而在一個周期內(nèi)可以從 程序 存儲器取 1 條 指令、從數(shù)據(jù)存儲器 讀 2 個 操作數(shù) 和向數(shù)據(jù)存儲 器寫 1 個 操作數(shù)。由于 （ 2,1,9）較為復(fù)雜，本 論 文采用“查表法”來節(jié)省時間、提高效率，從而 避免了大量繁瑣計算 ,使得譯碼簡潔迅速 ,。而在現(xiàn)代通信系統(tǒng)中，它占著非常重要的地位，可以說在通信系統(tǒng)中越來越多的功能部件是采用數(shù)字信號處理技術(shù)實現(xiàn)的。 所有傳輸數(shù)字信號的數(shù)字通信系統(tǒng) 都包括信源、信源編碼、信道編碼、調(diào)制、解調(diào)、信道譯碼、信源譯碼、信宿幾個基本部分，可歸結(jié)于如圖 13 所示的模型 。但是，對于數(shù)字通信，盡管數(shù)字信號在傳輸過程中混入雜音，但可以利用電子電路構(gòu)成的門限電壓（稱為閾值）去衡量輸入的信號電壓，只有達(dá)到某一電壓幅度，電路才會有輸出值，并自動生成整齊的脈沖。如果設(shè)高電壓為“ 1”、低電壓為“ 0”，數(shù)字信號就可以用“ 1”、“ 0”來表示。而這就是移動通信所為人們提供的服務(wù)。目前，卷積碼已廣泛應(yīng)用在無線通信標(biāo)準(zhǔn)中，如 GSM， CDMA20xx 和 IS95 等無線通信標(biāo)準(zhǔn)中。 因此本文著重分析和討論了 1/2 速率的（ 2,1,9）卷積碼編碼和其 Viterbi 譯碼算法。通常，人們把模擬移動通信系統(tǒng)（包括模擬蜂窩網(wǎng)、模擬無繩電話與模擬集群調(diào)度系統(tǒng)等）稱作第一代移動通信（ 1G），而把數(shù)字化的移動通信系統(tǒng)（包括數(shù)字蜂窩網(wǎng)、數(shù)字無繩電話與移動數(shù)據(jù)系統(tǒng)以及移動衛(wèi)星通信系統(tǒng)等）稱作第二代移動通信系統(tǒng)（ 2G） [9]。 （ 1）保密性 模擬通信很容易被竊聽。 在現(xiàn)代技術(shù)的信號處理中，數(shù)字信號發(fā)揮的作用越來越大，幾 乎復(fù)雜的信號處理都離不開數(shù)字信號。在編碼器復(fù)雜性相同的情況下，卷積碼性能優(yōu) 于分組碼。 其次， 以復(fù)雜度較低的（ 2,1,3）卷積碼為例，了解卷積碼的基本理論，并初步講訴了 Viterbi 譯碼的基礎(chǔ)算法及原理，從而為理解復(fù)雜度較高的（ 2,1,9） Viterbi譯碼提供基礎(chǔ)概念。它是伴隨著微電子學(xué)、數(shù)字信號處理技術(shù)、計算機(jī)技術(shù)等學(xué)科的發(fā)展而產(chǎn)生的。一種是馮諾依曼結(jié)構(gòu)，它已經(jīng)成為計算機(jī)發(fā)展的一個主要標(biāo)準(zhǔn)。第二，具有高速緩存器。 流水線的深度為二級以上，不同產(chǎn)品的流水線深度也不同。通過硬件乘法器和算法的改進(jìn)，基本上解決了乘法運(yùn)算速度的瓶頸問題。 DSP 的地址產(chǎn)生器一般都支持間接尋址。將程序指令存放 DSP 芯片內(nèi)可以減少指令的傳輸時間，并有效緩解芯片外部總線接口的壓力。倆次加法運(yùn)算的結(jié)果分別放在了累加器的高 16 位和低 16 位。 本論文選用的是 TMS320C54x系列的 DSP 芯片，一是因為 C54X 系列因其片內(nèi)特殊的單元結(jié)構(gòu)，能夠快速完成Viterbi 運(yùn)算，其二是由于 數(shù)字化時代的到來已經(jīng)是一個不可逆轉(zhuǎn)的趨勢，數(shù)字產(chǎn)品必將代替模擬產(chǎn)品，而數(shù)字信號處理器 (DSP)正是這場數(shù)字化革命的核心。 圖 31 （ 2,1,9）編碼器結(jié)構(gòu) 卷積 碼的糾錯能力 卷積碼 ( n， k， N)主要用來糾隨機(jī)錯誤，編碼復(fù)雜度可用編碼約束長度 N*n來表示。假設(shè)輸入碼元序列為 111101011........，用時延算子表示為 ...1)( 7532 ??????? DDDDDDU （ 33） 則輸出編碼序列也可用時延算子表示為 )(1)()(1 DGDUDC ? （ 34） )(0)()(0 DGDUDC ? （ 35） 根據(jù) C1(D)， C0(D)的時延算子表達(dá)式，即可求出編碼輸出序列 C0,C1。代數(shù)譯碼時利用編碼本身的代數(shù)結(jié)構(gòu)進(jìn)行解碼，不考慮信道的統(tǒng)計特性。譯碼器的基本任務(wù)就是根據(jù)一套譯碼規(guī)則，根據(jù)接收序列 R 給出與發(fā)送的信息序列 M 最接近的估值序列 M’。( / )iP C C R? ， i =1,2，?2K 最大的碼字 iC 作為 C 的估值序列 39。 j 增加 1，把此時刻進(jìn)入每一狀態(tài)的所有分支度量同這些分支相連的前一 時刻的幸存路徑的度量相加，得到了此時刻進(jìn)入每一狀態(tài)的幸存路徑，把存儲并刪去其他所有路徑，這樣幸存路徑就延長了一個分支。 圖 34 （ 2,1,3）卷積編碼基本 結(jié)構(gòu) 輸出 序列 X Mj Mj1 Mj2 輸入序列 M 狀態(tài) x1 x2 畢業(yè)設(shè)計（論文） 第 13 頁 共 52 頁 由于這是一個（ n， k， N） =（ 2,1,3）卷積碼，發(fā)送序列的約束度 N=3，所以首先考察 n*N=6。在 表 31 中列出了這 8 條路徑和其漢明距離 [15]。表中最小的距離等于 1，其路徑是 abdc+b，相應(yīng)序列為 11 01 01 00。因此當(dāng)?shù)玫叫掖媛窂胶?，可以計算并保存幸存路徑在每一級所在狀態(tài)的最后一位，得到的序列左移一位就是譯碼輸出序列，這與編碼輸入序列相同。本章還對本文討論的 Viterbi 譯碼 重點研究、介紹 。圖 31 所示系統(tǒng)的多項式為： 2 5 6 7 80 ( ) 1g x x x x x x x? ? ? ? ? ? ? （ 41） 2 3 4 81 ( ) 1g x x x x x? ? ? ? ? （ 42） (2,1,9)卷積碼編碼設(shè)計方案 由上面的討論可知，編碼的實質(zhì)就是在已知狀態(tài)的情況下，由輸入 0 或 1計算出輸出 c0 c1。 c0 是累加器 B 的第 0， 1， 2， 3， 5， 7， 8 位 分步 求異或而得到， c1 是累加器 B 的 0， 2， 3， 4， 8 位 分步 求異或而得到。a==b0xorb1xorb2 xor b,3,a 。那么下面我們將介紹如何用程序得到（ 2,1,9）卷積碼的狀態(tài)之間的關(guān)系。 解：由 表 41 可以知道初始狀態(tài)為 0，分支輸入為 1 時，查到到達(dá)狀態(tài)為 1，分支輸出為 11；初始狀態(tài)為 1，分支輸入為 0 時，查到到達(dá)狀態(tài)為 2，分支輸出為 10；初始狀態(tài)為 2，分支輸入為 1 時，查到到達(dá)狀態(tài)位為 5，分支輸出為