【正文】 END MPSK2_TEST_vhd。 end if。 end if。end if。 調(diào)制信號(hào)x為低電平時(shí)，送入加法器的數(shù)據(jù)“010” end if。 if x=39。 elsif q=0 then q=1。 加法器signal yyy:std_logic_vector(1 downto 0)。use 。139。 wait for 480 ns。 tb : PROCESS 激勵(lì)進(jìn)程 BEGIN Wait 100 ns for global reset to finish if start =39。BEGIN uut: MPSK PORT MAP( clk = clk, start = start, x = x, y = y )。039。USE 。 end if。139。f(2)=39。 elsif q=0 then q=1。中間寄存器signal yy:std_logic_vector(1 downto 0)。use 。為了課設(shè)目標(biāo)的完成，我用了最快的時(shí)間最高的效率，綜合書籍網(wǎng)絡(luò)資料各種資料，終于達(dá)到了可以自己編寫的程度。清晰波形圖見附錄3。程序中的個(gè)進(jìn)程以寄存xx周期末數(shù)據(jù)的yy為敏感列表完成表32的轉(zhuǎn)換。時(shí)鐘和激勵(lì)分別在兩個(gè)進(jìn)程中。并且確認(rèn)了關(guān)聯(lián)文件后，ISE會(huì)自動(dòng)進(jìn)行空實(shí)體聲明，信號(hào)賦初值，結(jié)構(gòu)體建立，元件配置和例化，生成進(jìn)程框架等程序的書寫，余下的工作十分簡(jiǎn)單 調(diào)制系統(tǒng)程序設(shè)計(jì)調(diào)制系統(tǒng)程序見附錄1。（Download）下載（Download）即編程（Program）設(shè)計(jì)開發(fā)的最后步驟就是將已經(jīng)仿真實(shí)現(xiàn)的程序下載到開發(fā)板上，進(jìn)行在線調(diào)試或者說(shuō)將生成的配置文件寫入芯片中進(jìn)行測(cè)試。一般來(lái)說(shuō)，綜合是針對(duì)VHDL來(lái)說(shuō)的，即將VHDL描述的模型、算法、行為和功能描述轉(zhuǎn)換為FPGA/CPLD基本結(jié)構(gòu)相對(duì)應(yīng)的網(wǎng)表文件，即構(gòu)成對(duì)應(yīng)的映射關(guān)系。VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，得到眾多EDA公司支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。 表21 nπ/4判決器的判決準(zhǔn)則表 4PSK調(diào)制與解調(diào)系統(tǒng)設(shè)計(jì)MPSK調(diào)制電路系統(tǒng)框圖如圖24，電路符號(hào)圖中沒有包含模擬電路部分，輸出信號(hào)為數(shù)字信號(hào)。此法是一種正交相平解調(diào)法，又稱極性比較法，原理圖如圖23。串行輸入的二進(jìn)制碼，兩位分成一組。圖中，四相載波發(fā)生器產(chǎn)生4PSK信號(hào)所需的四種不同相位的載波。多相制信號(hào)常用的產(chǎn)生方法有：直接調(diào)相法及相位選擇法。調(diào)制方法采用簡(jiǎn)便的相位選擇法，且略去模擬電路系統(tǒng)部分，僅對(duì)數(shù)字系統(tǒng)進(jìn)行設(shè)計(jì)。本文主要研究基于Xilinx ISE仿真軟件設(shè)計(jì)的多進(jìn)制數(shù)字相位調(diào)制(MPSK)系統(tǒng)，以4PSK系統(tǒng)為例。因此其帶寬與MASK信號(hào)帶寬相同，帶寬的產(chǎn)生也可按類似于產(chǎn)生雙邊帶正交調(diào)制信號(hào)的方式實(shí)現(xiàn)。因此，可以用相位選擇法產(chǎn)生4PSK信號(hào)，其原理如下圖所示。四相PSK（4PSK）信號(hào)實(shí)際是兩路正交雙邊帶信號(hào)。 4PSK解調(diào)因?yàn)?PSK信號(hào)是兩個(gè)正交的2 PSK信號(hào)的合成，所以可仿照 2 PSK信號(hào)的相平解調(diào)方法，用兩個(gè)正交的相干載波分別檢測(cè)A和B兩個(gè)分量，然后還原成串行二進(jìn)制數(shù)字信號(hào)，即可完成4 PSK信號(hào)的解調(diào)。若解調(diào)4PSK信號(hào)（A方式），只需適當(dāng)改變相移網(wǎng)絡(luò)。本設(shè)計(jì)僅進(jìn)行軟件仿真，從學(xué)習(xí)的方面考慮，使用Xilinx公司的ISE配合ModelSim進(jìn)行設(shè)計(jì)仿真，設(shè)計(jì)語(yǔ)言為VHDL語(yǔ)言。 綜合(Synthesis）綜合是將行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)化為低層次模塊的組合。綜合后仿真在針對(duì)目標(biāo)器件進(jìn)行適配之后進(jìn)行，綜合后仿真接近真實(shí)器件的特性進(jìn)行，能精確給出輸入與輸出之間的信號(hào)延時(shí)數(shù)據(jù)。對(duì)于波形輸入較多且較復(fù)雜的工程，testbench文件相當(dāng)?shù)厥r(shí)和有效。Testbench程序中，按照原程序的設(shè)計(jì)，設(shè)置每個(gè)碼元長(zhǎng)度為時(shí)鐘長(zhǎng)度的四倍。中間變量較前者多了一個(gè)加法器xx，每個(gè)周期的加法結(jié)果有四種剛好對(duì)應(yīng)四種中間信號(hào)yyy，也即將要輸出的基帶信號(hào)。分別運(yùn)行兩個(gè)testbench程序，啟動(dòng)ModelSim進(jìn)行仿真，添加所有變量到波形，得到調(diào)制系統(tǒng)和解調(diào)系統(tǒng)的仿真圖形分別如圖31和圖32。VHDL程序的編寫，對(duì)于不經(jīng)常使用的初學(xué)者我來(lái)說(shuō)，就已經(jīng)是一種極大的考驗(yàn)。use 。 計(jì)數(shù)器signal xx:std_logic_vector(1 downto 0)。 then q=0。 elsif q=2 then q=3。 f(1)=39。 else q = (q+1)rem 8。USE 。 Inputs SIGNAL clk : std_logic := 39。 CONSTANT clk_period : time :=40 ns。 END PROCESS。039。 x =39。use 。 計(jì)數(shù)器signal xx:std_logic_vector(2 downto 0):=000。 then q=0。 elsif q=2 then q=3。 then xx=xx+010。 end if。 yy寄存器“100”對(duì)應(yīng)基帶碼“11” else yyy=00。 else null 。USE 。039。 clk_gen1 : PROCESS 時(shí)鐘進(jìn)程 BEGIN clk =39。039。 wait for 160 ns。 x = 39。 wait for 160 ns