【正文】 為核心，到最后完成了設(shè)計工作之后卻無法買到該芯片，則會浪費了許多 時間 ，在購買的時候一定要選性價比高的芯片 。 本科畢業(yè)設(shè)計 說明書 第 22 頁 共 33 頁 圖 并口的數(shù)據(jù)讀取也要 通過一定的時序 才能得以實現(xiàn)， 并口 利用硬件自動握手實現(xiàn)主機與外設(shè)之間的高速雙向數(shù)據(jù)傳輸，軟件只須對相應(yīng)端口寄存器進行讀 /寫操作。 DB25 接口有三種通信方式 :SPP(Standard Parallel fort),EPP(Enhanced Parallel Port)、 ECP(Extended Capabilities Port)。 圖 在本次設(shè)計中用 FPGA 控制 FLASH 存 儲器寫和擦除的操作。在高速數(shù)據(jù)采集系統(tǒng)中，雙端口 RAM先保存 A/D轉(zhuǎn)換結(jié)果，當數(shù)據(jù)達到一定數(shù)量 時，由控制邏輯模塊，向主機發(fā)生中斷請求，主機響應(yīng)中斷后，成組地將數(shù)據(jù)讀入本科畢業(yè)設(shè)計 說明書 第 19 頁 共 33 頁 內(nèi)存中。根據(jù)不同的 RAM特性，又有幾種相應(yīng)的解決方案： （ 1）靜態(tài) RAM 普通的靜態(tài) RAM，一般其讀寫周期為 70150ns,較高速的也不超過 20ns,當其速度進一步提高時，成本便提高很快。 在數(shù)據(jù)采樣系統(tǒng)中， A/D芯片處于模擬和數(shù)字信號的交界面，具有模擬量和數(shù)字量的各種特點，往往 A/D芯片的技術(shù)參數(shù)和指標就決定了整個采集系統(tǒng)的性能指標在本設(shè)計的核心電路部分 —— A/D轉(zhuǎn)換部分，應(yīng) A/D分辨率的技術(shù)要求為 12bit，故這里所采用的集成芯片是 Analog Devices公司生產(chǎn)的 AD9221芯片，它具有低功耗、單電源 5V供電、 低輸入阻抗、轉(zhuǎn)換速度快等一系列優(yōu)點 [11]。在測量控制系統(tǒng)中，首先對各種物理，化學，生物等信號通過不同的傳感器，轉(zhuǎn)換成電信號，再由 A/D轉(zhuǎn)換器，把模擬電信號轉(zhuǎn)換成計算機能處理的數(shù)字信號。ADG506是具有 CC2MOS8/16— 通道的高特性模擬傳輸器， ADG506具有高輸入電壓、寬模擬信號輸入范圍、低輸入阻抗、低功耗、轉(zhuǎn)換速度快等一系列優(yōu)點。 TLC2274是四運放集成電路，它采用 14腳雙列 貼片 塑料封裝 。 程序設(shè)計 及其思想 VHDL 采用 由 上至下的設(shè)計方法 ,就是從系統(tǒng)總體要求出發(fā) ,由 上至下地逐步將涉及內(nèi)容細化 ,最后完成系統(tǒng)硬件的整體設(shè)計 。本次設(shè)計將主要采用 Spartan— ‖ 系列的 FPGA 芯片 sc2s50 進行數(shù)據(jù)傳輸控制，用 AD9221 進行 A/D 轉(zhuǎn)換，用 FLASH 芯片 進行存儲數(shù)據(jù) ，用并口對存儲在 FLASH 存儲 芯片 中的數(shù)據(jù)進行讀取 。 系 統(tǒng)通過速率 系統(tǒng)通過速率通常又稱為系統(tǒng)速度、傳輸速度、采集速率以及吞吐率等，是指系統(tǒng)每個通道、每秒鐘可采集、處理的樣本數(shù)。一般認為量化誤差是隨機變量，且分別在區(qū)域 Q＜ e＜ 0 或區(qū)域Q/2＜ e＜ Q/2 中均勻分布。采集的樣本可以是時序的（步進、步退、差頻），也可以是隨機的。實時采樣的主要優(yōu)點在于信號波形一到就采入，因此適用于任何形式的信號波形，重復(fù)的或不重復(fù)的，單次的或連續(xù)的。③ VHDL 語言程序的模擬。④性能評估能力：獨立于器件的設(shè)計和可進行程序移植允許設(shè)計人員可以采用不同的器件結(jié)構(gòu)和綜合工具來對自己的設(shè)計進行評估。 1996 年， 成為 VHDL 語言的綜合標準。⑷低成本。② FPGA 可做其他全定制或半定制 ASIC 電路的中試樣片。 課題的意義 高速 數(shù)據(jù)采集是現(xiàn)代電子信息實時處理系統(tǒng)的重要環(huán)節(jié)，這是因為在某些情況下，必須采用高速數(shù)據(jù)采集技術(shù)才能滿足信息處理的實時性與準確性。本科畢業(yè)設(shè)計 說明書 第 1 頁 共 33 頁 第 1 章 引言 課題的提出 一些 現(xiàn)代電子系統(tǒng)，如高分辨率遙感圖像，星載合成孔徑雷達，戰(zhàn)略相控雷達，都面臨高速、大容量數(shù)據(jù)流的運算與處理問題。 目前我 國的高速數(shù)據(jù)采集技術(shù)相對比較落后，是我國信息技術(shù)進一步發(fā)展的瓶頸，研究和發(fā)展該項技術(shù)對 與我國的軍用和民用領(lǐng)域都具有重要的價值和廣闊的應(yīng)用前景。 FPGA 的實現(xiàn)原理 簡化的 FPGA 的結(jié)構(gòu)由 4 個部分組成 :輸入 /輸出模塊 ,二維陣列模塊 ,連線 資源和內(nèi)嵌存儲器結(jié)構(gòu) ,輸入 /輸出模塊是芯片與外界的接口 ,完成不同電氣特性下的輸入 /輸出功能要求 :二維邏輯陣列 是可編程邏輯的主體 ,可以根據(jù)設(shè)計靈活地改變連接與配置 ,完成不同的邏輯功能 :連線資源連線所有的二維邏輯陣列模塊和輸入 /輸出模塊 ,連線長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度 ,內(nèi)嵌存儲器結(jié)構(gòu)可以在芯片內(nèi)部存儲數(shù)據(jù) . 選用 FPGA 的主要原因 本次設(shè)計選用 FPGA 的主要原因有下列幾點： ①采用 FPGA 設(shè)計 ASIC 電路用戶不需要投片生產(chǎn)，就能得到合用的芯片。⑶可以無限制的重復(fù)編程。 1993 年，IEEE1076 標準被修訂，更新為新的 VHDL 語言標準 IEEE1164。由于 VHDL 語言是一種標準化的硬件描述語言，因此同一個設(shè)計的 VHDL 語言描述可以被不同的 EDA 工具支持，從而使得 VHDL 語言程序的移植成為可能。②編寫描述硬件電路系統(tǒng)功能的 VHDL 語言程序。這樣一直將整個信號波形數(shù)字化后存入波形存儲器。由于波形可以重復(fù)取得，故采樣可以用較慢速度進行。量化電平一般用 Q來表 示，因此有： NFSRVQ 2? 本次設(shè)計中 UFSR的值為 5V，所采用的 A/D 為 12 位的 AD9221 芯片，所以可得量本科畢業(yè)設(shè)計 說明書 第 8 頁 共 33 頁 化電平 Q 為 25mV。模數(shù)轉(zhuǎn)換器的精度是一個系統(tǒng)精度的極限值，對一個 bit 分辨率的系統(tǒng)，采用一個 12bit 的 A/D 轉(zhuǎn)換器，數(shù)據(jù)采集系統(tǒng)中的 MUX 以及 SHA 的精度均應(yīng)明顯優(yōu)于選用的 A/D 器件，系統(tǒng)精度才能保證 [10]。 硬件電路 設(shè)計 原理 本設(shè)計 《 多通道同步高速 數(shù)據(jù) 采集系統(tǒng) 》 選 16 路不同 輸入通道進行信號的采集 ，并將采集到的數(shù)據(jù)進行實時存儲的設(shè)計。再將 數(shù)字量送入 FPGA芯片（ SC2S50）進行地址譯碼，然后送入 FLASH存儲器 進行數(shù)據(jù)存儲再通過并口對存儲在 FLASH芯片中的數(shù)據(jù)進行處理操作 。 前端模擬 信號 輸入 本數(shù)據(jù)采集系統(tǒng)是實現(xiàn) 32路模擬信號的實時采集，輸入信號范圍為 0+5 V的模擬電壓信號，因為輸入的模擬量已經(jīng)滿足了幅度大小要求，所以可在本系統(tǒng)的模擬輸入部分采用具有電流放大和起隔離作用的電壓跟隨器來實現(xiàn)，在綜合考慮了各種條件下，本設(shè)計選用的芯片是 TEXAS公司的 TLC2274電壓跟隨器。這里采用的多路選擇器是由 Analog Devices公司提供的 ADG506芯片來實現(xiàn)的。 A/D 轉(zhuǎn)換電路部分 隨著電子技術(shù)和計算機技術(shù)的快速發(fā)展，計算機己經(jīng)成為處理各種信號的有力工具。從應(yīng)用角度看，只要熟悉其外圍電路特性即可使用。 A/D轉(zhuǎn)換芯片單從轉(zhuǎn)換率看，己有多種 500MPS以上的產(chǎn)品，相比之下，計算機 PC總線的理論最高速率才 133M/S，遠不能滿足實時傳輸?shù)囊蟆? （ 3）雙口 RAM 雙口 RAM作為主機與外設(shè)之間的 緩存，有效地解決主機與外設(shè)的速度不匹配矛盾。 在實現(xiàn)電路中，存儲部分的具體結(jié)構(gòu)圖 與程序模塊如圖 。 數(shù)據(jù)讀取部分 本設(shè)計通過并口對存儲在 FLASH中的數(shù)據(jù)進行讀取 ，下面對并口進行簡單的介紹并 敘述并口的讀數(shù)過程。 EPP 寄存器與并口引腳定義如表 所示 表 EPP 寄存器與并口引腳定義 在本次設(shè)計中，通過并口與外設(shè)聯(lián)絡(luò)，將存儲在 FLASH 存儲芯片中的數(shù)據(jù)讀出顯示在 PC 機上， 以便對數(shù)據(jù)的分析和處理， 從而達到本次設(shè)計 目的，具體操作如圖 。但一定要先考慮是否能及時購買到。 第五 ：在電路中，對 FPGA 有大量的開關(guān)行性操作，例如控制讀、寫和擦除的控制信號，還有 FLASH 反饋給 FPGA 的高頻脈沖狀態(tài)信號。 本科畢業(yè)設(shè)計 說明書 第 26 頁 共 33 頁 附錄 A VHDL 程序 fosc=10MHz,clk=10MHz/ 640 time frequency library IEEE。 wrfifo : out std_logic。 signal d_channel : std_logic_vector(3 downto 0)。 wrfifo=d_wrfifo。139。 then clk=39。139。 then d_channel=0000。 d_channela1=39。 else if fosc 39。 end if。 event and fosc=39。 end if。13