最新實驗五計時器和倒計時的系統(tǒng)設(shè)計(更新版)
【正文】 姓 名 魏春梅 實驗五 計時器和倒計時的系統(tǒng)設(shè)計 實驗?zāi)康? 掌握用Verilog HDL文本輸入法設(shè)計計時電路的方法，并聽歌電路仿真和硬件驗證，進(jìn)一步了解計時器的功能和特性。 注：用EDA實訓(xùn)儀上的20MHz晶振作為計時器時鐘輸入端，按鍵S8~S6分別作為計時器的校時、校分、校秒輸入端，撥動開關(guān)S0作為計時器的清零輸入端，撥動開關(guān)S1作為計時器的暫停輸入端，用數(shù)碼管SEG5~SEG0分別作為時、分、秒的輸出端，用發(fā)光二極管L0作為進(jìn)位輸出端COUT。3編譯下載（1）源程序（2）六十進(jìn)制加減計時器波形仿真圖（3）二十四進(jìn)制加減計時器源程序（4）二十四進(jìn)制波形仿真圖（5）計時器原理圖（6）計時器原理圖波形仿真波形圖中紅色圓圈為延時區(qū)域。當(dāng)clrn為低電平時，sel為1時，qm[7..0]、qf[7..0]進(jìn)行從0到59加法計數(shù)；qs[7..0]進(jìn)行從0到23加法計
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